摘要：
创建clk的ip核以及设置PLL的时钟输出原理：外部晶振输入50M的频率，由ip核输出想要的频率1、新建工程model再在“芯片”名称上建立clk的ip核2、设置输入写为50M3、设置想要的频率可多选4、之后完成即可 调用实例化pll_ip5、程序`timescale... 阅读全文
摘要：
目的：做一个3输入，1输出模块；其中只要有2个输入为1则输出为1；1、打开vivado创建一个工程2、选择保存路径和名称3、选择创建rtl文件且勾选下面的选项4、选择芯片如xc7a35tift5、进入主界面打开设置勾选-bin文件6、创建源文件并命名为test7、fi... 阅读全文