随笔分类 -  Vrilog HDL Primer

硬件描述语言基础语法
No.6 Verilog 其他论题
摘要：（1）任务 **任务类似于一段程序，可以提供一种能力，使设计者可以从设计描述的不同位置执行共同的代码段。任务可以包含时序控制， 可以调用其它任务和函数。 任务的定义格式： task[automatic] task_id; [declarations] procedural_statement end 阅读全文
posted @ 2019-10-01 00:17 vilicute 阅读(331) 评论(0) 推荐(0)
No.5 Verilog 建模方式
摘要：5-1 门级建模 VerilogHDL内建基元门： 多输入门：and, nand, or, nor, xor, xnor; 多输出门：buf, not 三态门：bufif0, bufif1, notif0, notif1; 上拉、下拉门：pullup, pulldown; MOS开关：cmos, n 阅读全文
posted @ 2019-09-26 23:28 vilicute 阅读(563) 评论(0) 推荐(0)
No.4 Verilog 表达式
摘要：4-1 操作数 常数、参数、线网、变量、位选、存储器、数组。 *部分位选： 4-2 操作符 特殊： 、!==、{}、{{}}、~&、^~、<<<、>>>、**、?:。 例： 阅读全文
posted @ 2019-09-26 22:58 vilicute 阅读(282) 评论(0) 推荐(0)
No.3 Verilog 语言要素
摘要：3-1 标识符 任意字母、数字、"$"和"_"组成，标识符第一个不能是数字。 3-2 注释 （1）/*可扩展多行*/ （2）//本行结束 3-3 系统函数 以$字符开始的标识符。 （1）$display("...") //$display系统函数用新的一行字符显示指定的信息 （2）$time //返回当前仿真时间 ... 阅读全文
posted @ 2019-09-25 23:09 vilicute 阅读(338) 评论(0) 推荐(0)
No.2 Verilog 模块和描述风格
摘要：2-1 模块 Verilog语言基本的描述单元 模块，模块是用来描述某个设计的功能或结构，以及它与其它外部模块进行通信的端口。 2-2 描述风格 2-2-1 延时 Verilog 的所有延时都是按时间单位来定义的，时间单位声明应该在模块声明之前。 2-2-2 描述风格 1、数据流描述 使用连续性赋值 阅读全文
posted @ 2019-09-24 18:01 vilicute 阅读(439) 评论(0) 推荐(0)
No.1 Verilog HDL简介
摘要：硬件描述语言HDL（Hardware Description Language）是一种用形式化方法来描述数字电路和系统的语言。设计者利用HDL可以从抽象到具体逐层描述自己的设计思想，用一系列的分层次模块来表示极其复杂的数字电路系统。 VerilogHDL是描述电子电路行为和结构的一种语言，是一种 I 阅读全文
posted @ 2019-09-24 15:10 vilicute 阅读(1199) 评论(0) 推荐(0)

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