【每日一句sdc】create_gnerated_clock

用途：当clk信号穿过触发器时，dc会把其当成普通信号处理，若果仍想其作为时钟信号往下传播，则需要将其声明成generated_clock,  是generate_clock的场景？？todo

协议：

create_generated_clock

[-name clock_name] : 当不起名时，默认使用source第一port或pin做名字

[-add]:当同一个Port或pin需要增加两个时钟源时

port_pin_list: 此clock扇出的port pin

-source master_pin : 相当于generated clock的input clock

[-master_clock clock]: 当这个generated clock有多个时钟扇入时，指定主的clock

[-divide_by freq_factor] : 分频因子

-edges {edge1, edge2, edge3} ：指定上升下降沿

[-edge_shift {shift1, shift2, shift3} ] ： 可为负数或正数，1就代表edge shift1个lib time unit

[-multiply_by freq_factor]：倍频因子

[-duty_cycle percent]：指定占空比

[-invert] ：相位是否翻转，先建generated clock信号，再翻转

[-preinvert]：先翻转fanin clock信号，再建clock

[-combinational]: 指定clock的timing path只经过组合逻辑单元，不会穿过任何时序逻辑单元

示例： 

create_clock -period 10 [get_ports SYSCLK]

create_generated_clock  -name DIV2 -source [get_ports SYSCLK] -divede_by 2 [get_pins DIV_reg / Q]