摘要： 在Verilog-2001中新增了语句generate，通过generate循环，可以产生一个对象（比如一个元件或者是一个模块）的多次例化，为可变尺度的设计提供了方便，generate语句一般在循环和条件语句中使用，为此，Verilog-2001增加了四个关键字generate，endgenerat... 阅读全文