SV 接口

概述

接口

• main bus有很多信号线
• verilog会先将模块的输出信号拉出来，然后再将其连接到其他模块，进行不同模块之间的连接比较麻烦且容易出错
  
• interface - 将端口封装到接口中
  
  

接口的内容

• interface和module用法类似
• interface......endinterface
• interface可以例化接口，但是interface不能例化module

接口的声明

接口的例化

modport

验证中的应用

总结