FPGA_Quartus_Modesim ... - 文章分类 - Red_Point

Altera FPGA的配置

摘要：不管Xilinx还是Altera，FPGA的配置模式或者方法多样，尤其是Altera器件，什么AS模式、PS模式、FPP模式、AP模式等等。一般逻辑设计者可能不会关心到硬件的设计，但是FPGA的硬件设计者对于FPGA的配置设计是一个基本要求，当然一般不可能要求每个FPGA硬件设计者对每一种配置模式都很熟悉，但是由于每个人的设计习惯、方法以及使用的器件不同从而在产品研发中设计FPGA的加载模式也不一样。这里努力希望集中谈谈每种配置模式，只能尽力去做，希望有这方面经验大侠多多支持。 1、Jtag模式毋庸置疑Jtag模式是大家用的最多的模式，也有少数人不留Jtag模式，比如就留AS模式。这里我的. 阅读全文

posted @ 2012-07-24 15:33 Red_Point 阅读(3832) 评论(0) 推荐(0)

ISE环境下，约束文件的编写

摘要：http://www.eefocus.com/book/08-03/377421276057679.html 阅读全文

posted @ 2012-02-06 11:56 Red_Point 阅读(398) 评论(0) 推荐(0)

synplify 9.6.2下载地址以及破解方法

摘要：下载地址：ed2k://|file|%5B%E9%80%BB%E8%BE%91%E7%BB%BC%E5%90%88%E5%B7%A5%E5%85%B7%5D.Synplify.Premier9.6.2_with_crack.rar|325703858|1ca20ff5b20dddec88b6d29e5ec31907|h=5k7r3twrk4ts2iqcoezqbldvym2pklgi|/复制上面的地址到迅雷，内含有破解文件但破解方法不全面结合下面的内容破解即可完成（自己已经在win7旗舰版已经安装完成）。一、按照Synplify Pro，记得选Floating (License is ona 阅读全文

posted @ 2012-01-18 16:40 Red_Point 阅读(10902) 评论(0) 推荐(1)

Verilog HDL 之 8-3优先编码器

摘要：http://www.cnblogs.com/kongtiao/archive/2011/08/23/2150457.html 阅读全文

posted @ 2011-11-21 16:10 Red_Point 阅读(825) 评论(0) 推荐(0)

modelsim6.5 SE使用以及王金明的书和书中代码

摘要：http://saint.spaces.eepw.com.cn/articles/article/item/88033 阅读全文

posted @ 2011-11-15 11:51 Red_Point 阅读(237) 评论(0) 推荐(0)

又一个同行的博客

摘要：http://mathon.blogbus.com/logs/2050996.html 阅读全文

posted @ 2011-11-14 11:47 Red_Point 阅读(161) 评论(0) 推荐(0)

Testbench编写技巧

摘要：测试平台是个没有输入输出端口的模块。仿真在一个模块设计中是很关键的步骤，而testbench是仿真的很好工具。与待测模块接口与输入端口相连接的变量定义为reg与输出端口相连的定义为wireinitial块中初始化变量，必须的。用$stop或$finish暂停或结束仿真wait(z==1’b1);//等待变量值改变，变量可以是待测试模块的输出或者内部变量时钟产生：always # 10 clk =~clk;产生时钟initial repeat(13) #5 clk =~clk; //控制只产生13个时钟。同步数据：initial forever @ (posedge clk) #3 x = $r 阅读全文

posted @ 2011-11-14 11:34 Red_Point 阅读(788) 评论(0) 推荐(0)

Quartus II开发环境简介（文件中用pdf版本文件，已经试验过的）

摘要：http://wenku.baidu.com/view/6fe2954bcf84b9d528ea7aff.html 阅读全文

posted @ 2011-11-11 11:44 Red_Point 阅读(351) 评论(0) 推荐(0)

Quartus II手册简介(中文版)

摘要：http://wenku.baidu.com/view/a3d68766783e0912a3162a04.html?from=rec&pos=0&weight=16&lastweight=7&count=5 阅读全文

posted @ 2011-11-11 11:22 Red_Point 阅读(1051) 评论(0) 推荐(0)

Verilog 状态机写法 ( 转载，先看看到底好不好)

摘要：状态机是时序电路的万能钥匙，所有时序电路都能通过状态机实现。以前写程序时喜欢用一段式状态机，现在流行用三段式。好象三段时也没多大优点。在CPLD中寄存器较少，个人感觉用一段式也可以，主要是省资源。时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机采用VerilogHDL语言编码，建议分为三个always段完成。三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做阅读全文

posted @ 2011-11-11 08:44 Red_Point 阅读(901) 评论(0) 推荐(0)

Verilog-HDL仿真软件ModelSim 的基本操作

摘要：http://www.61ic.com/FPGA/HDL/201104/32087.html 阅读全文

posted @ 2011-11-10 15:22 Red_Point 阅读(608) 评论(0) 推荐(0)

ModelSim Verilog仿真实例

摘要：http://www.61ic.com/FPGA/HDL/201104/32267.html 阅读全文

posted @ 2011-11-10 13:42 Red_Point 阅读(645) 评论(0) 推荐(0)

ModelSim入门实例（这个博客也不错）

摘要：http://hi.baidu.com/embedtec/blog/item/132cc8f3564fdecf0a46e0c9.html 阅读全文

posted @ 2011-11-10 11:51 Red_Point 阅读(336) 评论(0) 推荐(0)

ModelSim Verilog仿真实例（前后的文章也不错。）

摘要：http://www.61ic.com/FPGA/HDL/201104/32267.html 阅读全文