摘要： Abstract無法在SignalTap II觀察reg與wire，主要都是因為被Quartus II優化的關係，在Quartus II簡單的設定，就能增加SignalTap II能觀察的數量。Introduction使用環境：Quartus II 8.0在(原創) 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (SignalTap II)中，我透過synthesis attribute強制指定Quartus II對某個reg與wire不加以優化，以方便SignalTap II觀察，雖然可行，但必須改code是其缺點，若能在 阅读全文

摘要： 堆栈其实是两种数据结构。堆栈都是一种数据项按序排列的数据结构，只能在一端(称为栈顶(top))对数据项进行插入和删除。要点：堆：顺序随意.栈：后进先出(Last-In/First-Out)堆和栈的区别 一、预备知识—程序的内存分配 一个由C/C++编译的程序占用的内存分为以下几个部分 1、栈区（stack）— 由编译器自动分配释放 ，存放函数的参数值，局部变量的值等。其操作方式类似于数据结构中的栈。 2、堆区（heap）— 由程序员分配释放， 若程序员不释放，程序结束时可能由OS回收。注意它与数据结构中的堆是两回事，分配方式倒是类似于链表。 3、全局区（静态区）（static）— 全... 阅读全文

摘要： 好久没有写东西了……时光荏苒，众多FPGA群里又换了新血液，看了新手们提出的各种各样的问题，又不禁想起了自己多年前学习FPGA的经历，之所谓经验没有，教训一大把……以下是我很久很久之前写的感悟，一直放放QQ空间里，现在想拿出来跟大家一起分享我刚开始的菜鸟经历，同时也希望新手们打到适合自己学习FPGA的好方法。**************我不明白**************最近感触比较多！本来我不想把时间花在写这篇日记上的,可是……我不明白，不明白现在的学生为什么都不喜欢自己独立思考了，许多问题都不经过自己独立的思考就拿出来向大家发难，何必呢？也许这个现象虽然已经见怪不怪了，但我希望大家真诚地丢 阅读全文

摘要： FPGA与CPLD的区别 系统的比较,与大家共享： 尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点: ①CPLD更适合完成各种算法和组合逻辑,FP GA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。 ②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。 ③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FP G 阅读全文

摘要： ------------------------------------------------------------------------------------------------------------------------------------*******************************************************************************************************我在想，如果当初有人给我指导一下FPGA之路怎么走那该有多好啊！为了不想大家再走我经过的弯道，所以以自己的真实经历为鉴！如何学习F 阅读全文

摘要： 不知大家有没有注意到，在使用VGA接口的时候，通常RGB三根线上都会接上各种各样大小的电阻，这是为什么呢？在讨论这个问题的时候，大家要明白VGA显示的是模拟信号，而非数字信号。那么在设计中又是怎样将数字信号转化为模拟信号的呢？大家先看下面这张图片：从图中可以看到，这是一个标准的VGA接口。RGB三端都接了一个270欧的电阻，这个电阻是起保护作用的，至于该接一个多大的电阻在此就不讨论了，有兴趣的朋友可以自行研究。不同的场合所接保护电阻的大小各一，在很多情况下通常接的是一个75欧的电阻，比如电视机里面通常接的就是这种。好了，言归正传，刚才我说VGA显示的模拟信号，可能有些同学会不明白，明明我们在设 阅读全文

摘要： 使用内部振荡时钟的新发现近日，在网上看到一篇文章《让没有晶振的生活成为可能——UFM.[CPLD] 》，在使用MAXII 芯片集中的EPM241T100C5时，可以使用其内部晶振产生倍频时钟，我对此深表怀疑，而且经过实例验证得知此方法着实不符合实际情况。下面这摘自原作者：期间我尝试了下 发现结果与原作者的意思有点不同，假如例化时输出的CLK为5.56MHZ,按照上面的意思结果会出现倍频的效果，也就大约为10MHZ。可是我发现，输出不但没有倍频，反而是二分频，大约为2.74MHZ，而且其占空比约为3.14。我用modelsim-altera作gate level simulation其波形如下： 阅读全文

摘要： 近日，在网上看到一篇文章《让没有晶振的生活成为可能——UFM.[CPLD] 》，在使用MAXII 芯片集中的EPM241T100C5时，可以使用其内部晶振产生倍频时钟，我对此深表怀疑，而且经过实例验证得知此方法着实不妥。下面这摘自原作者：期间我尝试了下 发现结果与原作者的意思有点不同，假如例化时输出的CLK为5.56MHZ,按照上面的意思结果会出现倍频的效果，也就大约为10MHZ。可是我发现，输出不但没有倍频，反而是二分频，大约为2.74MHZ，而且其占空比约为3.14。我用modelsim-altera作gate level simulation其波形如下：因此：我觉得原作者的结果应该不对的 阅读全文

摘要： 一、十一种通用滤波算法(理论) 1、限幅滤波法（又称程序判断滤波法）A、方法： 根据经验判断，确定两次采样允许的最大偏差值（设为A） 每次检测到新值时判断： 如果本次值与上次值之差<=A,则本次值有效 如果本次值与上次值之差>A,则本次值无效,放弃本次值,用上次值代替本次值B、优点： 能有效克服因偶 阅读全文

摘要： 浅析quartus2中的几种技术视图标签: qaurtus2 technology viewer今天浅析一下软件中的几种视图，平时也许我们对他们的关注度不大，但是在实际中他们却是很有用的。一、Timing closure floorplan(时序收敛平面） 如图1所示，在该图中可以看到以下内容：一、可以看到程序综合布线后在FPGA中实际占的位置 二、可以选择查看各个节点的扇入扇出，以及该节点与其他的延时，可以作为时序收敛调整的依据 三、可以设置关键的路径的建立，保持时间参数（后面详解） 四、可以在该平面设置逻辑锁区域，还可以反标注逻辑锁区域（后面详解）二、RTL viewer(寄存器传输级视图 阅读全文