摘要： STM32学习笔记（5）：通用定时器PWM输出2011年3月30日 TIMER输出PWM1. TIMER输出PWM基本概念脉冲宽度调制(PWM)，是英文“Pulse Width Modulation”的缩写，简称脉宽调制，是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术。简单一点，就是对脉冲宽度的控制。一般用来控制步进电机的速度等等。STM32的定时器除了TIM6和TIM7之外，其他的定时器都可以用来产生PWM输出，其中高级定时器TIM1和TIM8可以同时产生7路的PWM输出，而通用定时器也能同时产生4路的PWM输出。1.1 PWM输出模式STM32的PWM输出有两种模式，模式 阅读全文

摘要： STM32学习笔记（4）：通用定时器基本定时功能 2011年3月29日 TIMER基本定时功能1. STM32的Timer简介STM32中一共有11个定时器，其中2个高级控制定时器，4个普通定时器和2个基本定时器，以及2个看门狗定时器和1个系统嘀嗒定时器。其中系统嘀嗒定时器是前文中所描述的SysTick，看门狗定时器以后再详细研究。今天主要是研究剩下的8个定时器。其中TIM1和TIM8是能够产生3对PWM互补输出的高级登时其，常用于三相电机的驱动，时钟由APB2的输出产生。TIM2-TIM5是普通定时器，TIM6和TIM7是基本定时器，其时钟由APB1输出产生。由于STM32的TIMER功能太 阅读全文

摘要： STM32学习笔记（3）：系统时钟和SysTick定时器2011年3月21日 系统时钟和SysTick定时器1. STM32的时钟系统在STM32中，一共有5个时钟源，分别是HSI、HSE、LSI、LSE、PLL（1）HSI是高速内部时钟，RC振荡器，频率为8MHz；（2） HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接外部时钟源，频率范围是4MHz – 16MHz；（3）LSI是低速内部时钟，RC振荡器，频率为40KHz；（4）LSE是低速外部时钟，接频率为32.768KHz的石英晶体；（5） PLL为锁相环倍频输出，严格的来说并不算一个独立的时钟源，PLL的输入可以接HSI/2、HSE 阅读全文

摘要： STM32学习笔记（2）：外部中断的使用2011年3月20日 外部中断中断对于开发嵌入式系统来讲的地位绝对是毋庸置疑的，在C51单片机时代，一共只有5个中断，其中2个外部中断，2个定时/计数器中断和一个串口中断，但是在STM32中，中断数量大大增加，而且中断的设置也更加复杂。今天就将来探讨一下关于STM32中的中断系统。1 基本概念ARM Coetex-M3内核共支持256个中断，其中16个内部中断，240个外部中断和可编程的256级中断优先级的设置。STM32目前支持的中断共84个（16个内部+68个外部），还有16级可编程的中断优先级的设置，仅使用中断优先级设置8bit中的高4位。STM3 阅读全文

摘要： STM32学习笔记（1）：GPIO口的使用2011年3月19日 顺序点亮LED灯摸索了很久之后终于把ARM开发板上的LED灯点亮了，虽然是很简单的一个IO口操作，但是由于以前从来都没有什么经验，所以浪费了很多时间，也查找了很多资料。现在可以操作IO口了，证明迈出了学习ARM的第一步。实验平台清单如下：开发板： 奋斗STRIVE V3核心芯片： STM32F103VET6开发环境： RealView MDK-ARM Version:3.50PC操作系统： Windows 7 家庭普通版仿真器： SEGGER J-Link其中，STM32F103VET6芯片是基于ARM Cortex-M3内核的， 阅读全文

摘要： 全文地址：http://www.cnblogs.com/oomusou/archive/2008/11/25/sdram32.htmlAbstract在DE2因為只有一顆16 bit的SDRAM，儘管Nios II CPU是32 bit，存取SDRAM時必須透過Dyanamic Bus Sizing機制，花2個clk才能將32 bit資料讀取/寫入SDRAM；但DE2-70有2顆16 bit SDRAM，是否使用雙通道的方式，將這2顆16 bit SDRAM看成1顆32 bit SDRAM使用呢?Introduction這個做法是Mithril所提供，感謝Mithril無私的分享，我只是加以整 阅读全文

摘要： 全文地址：http://www.cnblogs.com/oomusou/archive/2008/10/11/verilog_alt_multadd.htmlAbstractz = a*b + c*d;一個很簡單的運算，該如何使用數位電路實現呢?Introduction使用環境：Quartus II 8.0在(原創) 如何設計2數相加的電路? (SOC) (Verilog)中，我們討論過如何實現y = a + b;但在實務上，其實最常用的是y = a*b + c*d，由於Verilog與數位電路本身的限制，不適合真的去實現很複雜的數學，就算真的實現出來，電路也跑不快，又佔resource，所以 阅读全文

摘要： 全文地址：http://hi.baidu.com/li0610302/blog/item/ffe232ed59e4dbd82f2e219e.html如何编写testbench的总结（非常实用的总结）1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。eg：inout [0:0]bi_dir_port;wire[0:0]bi_dir_port;reg[0:0]bi_ 阅读全文

摘要： 原文链接：http://group.ednchina.com/56/31122.aspxAltera Forum精彩问答汇总I can't afford losing any of these invaluable information anymore! It is not too late if I start reading and collecting them from now on. I will look the threads through everyday as I do with my Hotmail E-mails and EETimes RSSs.It' 阅读全文

摘要： 转载地址：http://www.cnblogs.com/Jerome_Lee/archive/2009/11/19/1606358.html1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联。2、推荐大家使用timequest来做时序约束，好处是，它可能对你的时序约束和你的设计对照做分析，在做时序分析之前，先对你的约束做分析，然后告诉你，你有多少该做的事情而没有做的（为被约束的路径）还有多少你要求做的，而没有被做的（被忽略的时序要求）。3、对时钟的约束，要重点关注两个现象。首先是尽量少的在时钟路径上引入逻辑，否则可能造成了时钟和时钟之间的skew。另外就是一种上下沿都 阅读全文