上电初始化信号 verilig

 

 

// parameter    STA_EN_DLY    =    32'd399_999_999;
// reg [31:0] power_ini_cnt;
// always  @(posedge sys_clk or negedge rst_n)begin
    // if(rst_n==1'b0)begin
        // power_ini_cnt<=1'b0;
    // end
    // else if(power_ini_cnt < STA_EN_DLY)begin
        // power_ini_cnt<=power_ini_cnt+1'b1;
    // end
    // else begin
        // power_ini_cnt<=power_ini_cnt;
    // end    
// end 

// reg power_en;
// always  @(posedge sys_clk or negedge rst_n)begin
    // if(rst_n==1'b0)begin
        // power_en<= 1'd0;
    // end else if(power_ini_cnt == STA_EN_DLY) begin
        // power_en<= 1'b1;
    // end else begin
        // power_en<= 1'd0;
    // end
// end

// reg power_en_r1;
// reg power_en_r2;
// always  @(posedge sys_clk or negedge rst_n)begin
    // if(rst_n==1'b0)begin
        // power_en_r1 <= 1'b0;
        // power_en_r2 <= 1'b0;
    // end else begin
        // power_en_r1 <= power_en;
        // power_en_r2 <= power_en_r1;
    // end
// end

//上电初始化信号
// assign power_ini_trig = power_en_r1 & ~power_en_r2;