取两个数的差值的绝对值，verilog

 

取两个数的差值的绝对值，verilog

 

module abs_difference_cond #(
    parameter WIDTH = 12 // 定义数据的位宽
)(
    input clk  ,
    input rst_n,
    
    input wire   [11:0] a,
    input wire   [11:0] b,

    output reg   [11:0] abs_diff
);  

always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        abs_diff<='b0;
    end
    else if(a > b)begin
        abs_diff<=a-b;    
    end 
    else 
        abs_diff<=b-a;        
end