2022年6月5日
Error (10200): Verilog HDL Conditional Statement error at timee.v(18): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct
摘要： 我在刚开始学习verilog时，经常会在这个地方犯错。报错的源代码如下 always@(posedge clk_1s,negedge rst_n)begin if(rst_n) mode <= 'b0; else if(dout5 == 2 && dout6 == 3) mode <= 'b1; e 阅读全文
posted @ 2022-06-05 14:50 Dour_1 阅读(7904) 评论(2) 推荐(2)
2022年5月5日
5421BCD的设计与实现 verilog
摘要： 首先是计数部分，代码如下 module count5421( input rst,clk, output reg[3:0] qout, output cout ); always @(posedge clk or negedge rst)begin if(!rst)qout<=0; else if( 阅读全文
posted @ 2022-05-05 19:28 Dour_1 阅读(261) 评论(1) 推荐(0)
2021年12月3日
驱动程序标准库到HAL库的移植 F407 ST7789
摘要： ST7789驱动程序移植，标准库到HAL库 STM32F407 阅读全文
posted @ 2021-12-03 10:50 Dour_1 阅读(3706) 评论(0) 推荐(0)