随笔分类 -  Verilog

摘要：使用XPS中建立和导入IP向导，当添加新的设计文件后，在进行综合时编译器会提示找不到module的错误提示：ERROR:HDLCompiler:Instantiating from unknown module ，这里给出解决办法，并分析了XPS的IP外设生成向导所生成的目录和文件，以及它们在这个IP核中所具有的功能 阅读全文

摘要：初学verilog的同学们，可能潜意识就认为一个reg对应一个触发器，其实不然。 阅读全文

摘要：查看由XPS的向导生成的AXI Lite IP代码模板中，我们能学习到用户自定义IP的结构和实现方式。拿写寄存器来说，我们能看到这样的一段代码 1 // implement slave model register(s) 2 always @( posedge Bus2IP_Clk ) 3 begin 4 5 if ( Bus2IP_Resetn == 1'b0 ) 6 begin 7 slv_reg0 <= 0; 8 slv_reg1 <= 0; 9 slv_reg2 <= 0;10 ... 阅读全文

摘要：Verilog中可以使用预处理命令 `include "文件名" 来包含新文件。`include "文件名"的位置需要在 module声明之后。这里举个例子，param.h存放了参数LENTH，顶层mult.v使用了它。mult.v代码如下 1 module mult ( 2 input clk, 3 input rst, 4 input [LENTH-1:0] A, 5 input [LENTH-1:0] B, 6 output [LENTH-1:0] C 7 ); 8 9 `include "param.h"10 11 reg [ 阅读全文