随笔分类 -  DV

DV 工作片段
摘要：在做Technology share报告的时候, 制作的slide应该具有自明性, 也就是虽然你会不会重新拿这个slide讲一遍, 其他人仍然能够看明白, 这样后人在看slide的时候才能有所收获. 阅读全文

posted @ 2015-12-04 13:28 Module_Sun 阅读(156) 评论(0) 推荐(0)

UVM 片断
摘要：Q: UVM中有些component使用new()函数来创建，有些则是使用build_phase中的create()来创建，这两种方法有什么区别？分别应用在哪些场景？A:new()函数是sv的语法，而create是UVM提供的方法，只有使用create才能实现factory的override，所以我... 阅读全文

posted @ 2015-07-27 13:37 Module_Sun 阅读(7347) 评论(0) 推荐(4)

System Verilog 片断
摘要：Q:如何制作multi-bit variable 的 toggle coverage group?A:Systemverilog for Verification P394.利用 option.per_instance = 1;设置covergroup.//in covergroup declara... 阅读全文

posted @ 2015-07-27 13:35 Module_Sun 阅读(837) 评论(0) 推荐(0)

如何避免covergroup中出现错误
摘要：因为如果covergroup出现错误，比如typo，那么收集到的coverage很可能达到了100%，但实际上检测的coverpoint并不是你真正希望检测的。如何避免出现这种问题呢？七月第一次组会上Henry提出来，我应该有所思考。1、关注coverpoint是否具有自动分配的bins，这些bin... 阅读全文

posted @ 2015-07-13 23:33 Module_Sun 阅读(251) 评论(0) 推荐(0)

思想误区解答：请专注于DUT的功能（全部为菜鸟个人总结不保证正确）
摘要：feature listing中的误区，关于FW model的思索:我们的验证对象是DUT的功能，而现实中的FW只是使用了DUT的功能中在某一情形（真实应用场景）下的部分。如果我把FW model编写得十分真实（先不管有没有可能达到），我不但要在FW coding上花费大量时间，而整个bench却只... 阅读全文

posted @ 2015-03-30 17:58 Module_Sun 阅读(714) 评论(0) 推荐(0)

导航