2022年3月14日
《Verilog数字系统设计教程》[第3版] 夏宇闻_学习总结_9-18
摘要： 第9章 Verilog HDL模型的不同抽象级别 事件：event；定义：event <name>; 触发：#time -> 事件名 用户定义原语，UDP, user defined primitives primitive 元件名(输出端口名, 输入端口名1, ...) output 输出端口名; 阅读全文
posted @ 2022-03-14 16:15 Strange9 阅读(968) 评论(0) 推荐(0)