2022年3月13日
Verilog分频器设计_学习总结
摘要： 分频器设计_Verilog 1. 偶分频 1.1 寄存器级联法 实现偶数分频，例如二分频、四分频，占空比为50%。 //2/4分频(任意偶数分频)，要求50%占空比 module clk_div2(clk, rstn, clk2, clk4); input clk, rstn; output reg 阅读全文
posted @ 2022-03-13 18:27 Strange9 阅读(2086) 评论(0) 推荐(0)