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03 2019 档案
Verilog语法
摘要:二、电路设计(语法) 1、设计不用的语法 a)initial【设计不用,仿真时用】 b)task/function【设计不用、仿真很少用】 c)for/while/repeat/forever【设计不用、仿真很少用】 d)integer【设计不用】 e)模块内部最好不要有X态、Z态,内部不能有三态接
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posted @
2019-03-18 10:59
大海豚
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