2019年3月18日
Verilog语法
摘要： 二、电路设计（语法） 1、设计不用的语法 a）initial【设计不用，仿真时用】 b）task/function【设计不用、仿真很少用】 c）for/while/repeat/forever【设计不用、仿真很少用】 d）integer【设计不用】 e）模块内部最好不要有X态、Z态，内部不能有三态接 阅读全文
posted @ 2019-03-18 10:59 大海豚 阅读(1183) 评论(0) 推荐(0)