摘要：
单周期MIPS关键路径LW指令 时间延迟问题 由于系统采用单周期实现所以整个系统的时钟周期取决于最慢那一条指令的时间延迟，以LW指令为例，涉及到指令存储器以及数据存储器的访问，所以是最慢的那条指令 LW的最长路径部分 首先经过PC将数据输出，当时钟上跳沿来临的时候，PC要将值输出必须要有一个触发器延 阅读全文
posted @ 2023-02-26 21:19
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摘要：
数据通路综合 前面介绍R型指令格式有三个寄存器操作数和I型指令格式有两个寄存器操作数和一个立即数。R型指令的写入寄存器编号是Rd，而对于I型指令写入寄存器的编号可能是Rt。所以在将R型指令和I型指令进行综合的时候要在同一个数据通路上能够运行两种不同的指令称为数据通路的综合。进行综合的时候对于具有多个 阅读全文
posted @ 2023-02-26 21:16
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MIPS CPU控制器设计 定长指令周期：单周期实现 所有指令在一个周期内完成， CPTI = 1 性能取决于最慢的指令，时钟周期过长 变长指令周期：多周期实现 缩短时钟周期，复用器件或数据通路 可支持流水操作，提升性能 MIPS指令格式 相对于X86，MIPS指令是精简指令，一共包括R型指令和I型 阅读全文
posted @ 2023-02-26 21:12
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摘要：
微程序控制器组成原理框图 1. 单总线架构下的微指令格式 （1） 每一个控点对应一个信号，一共有22个控制信号，判别字段2两位，下址字段四位，一共包括28位 （2） 一条微指令对应一个时钟周期，微指令可以并发的给出控制信号所以只需要一个时钟周期 （3） 微指令操作信号的持续时间就是一个时钟周期，微指 阅读全文
posted @ 2023-02-26 21:08
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微程序控制器基本思想 硬布线：同步逻辑，繁，快，贵，难改 1）一条指令多个时钟周期 2）一个时钟周期一个状态 3）一个状态对应一组并发信号 4）如果需要新增一条指令，这些所有的状态机，以及对应的硬布线控制器的组合逻辑，要全部重新设计，修改增加比较复杂 微程序：存储逻辑，简，慢，廉，，易改 在硬布线控 阅读全文
posted @ 2023-02-26 20:53
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变长指令周期：现代时序 时钟周期数可变，速度快，设计复杂 传统的三级时序系统里面，每一条指令都要对应八个时钟周期，也就是八个状态，执行指令的四个状态实际上为不同的指令共享，有些对应的指令周期，比如mov，后面的三个节拍是被浪费了，为了节约这些节拍，我们可以对整个的状态进行更严格的区分，不在是八个状态 阅读全文
posted @ 2023-02-26 20:49
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基本原理 将控制器看成生产固定时序控制信号的逻辑电路 输入信号：指令译码，时钟信号，反馈信号作为输入 输出信号：功能部件控制信号序列 设计目标：最少原件，最快速度 理论基础：布尔代数 组成器件：门电路，触发器 定长指令周期时序产生器 传统三级时序 要设计定长指令周期时序产生器，首先构建它的时序产生器 阅读全文
posted @ 2023-02-26 20:47
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MOVE指令执行数据通路，MOVE R1，10功能是将10 送到R1中， 将指令寄存器中的地址部分，也就是我们的立即数部分送到寄存器中 需要将IR的值输出，需要IR out来进行控制，用IR out将数据输出到总线，再由总线输出到对应的寄存器R1中，给出一个R1 in的的信号，再时钟的配合想对应的数 阅读全文
posted @ 2023-02-26 20:43
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单总线架构基础上如何执行指令 指令功能 Mem[PC++] ->IR取指令的数据通路 取指令，将指令从主存取出送到指令寄存器IR中，然后再将PC++，取指令需要反复的通过数据总线传递数据。首先以PC为地址访问主存，所以首先我们要将PC的值传递到AR中来，另外PC++，送到运算器的一个X中，第一步要将 阅读全文
posted @ 2023-02-26 20:36
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指令执行一般流程 不同指令功能不同，数据通路不同，执行时间不同，如何安排时序 访存指令，寄存器运算指令，加减法指令与除法指令 程序执行一般流程 系统在上电之后，就一直进入取指令，操作指令的死循环 从取指令开始，以PC为地址访问内存将指令从内存取出，送到指令寄存器，然后PC自增1，PC+一条指令的长度 阅读全文
posted @ 2023-02-26 20:32
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