摘要：本文通过一个简单的计数器程序说明modelsim的基本仿真步骤：1编写源程序和测试程序：图2待仿真的源程序2建立仿真工程点击file->new>project,弹出如下对话框,在project name栏写入我们工程名称，在project location选择存放位置，也即先前建立的sim文件夹。点ok完成。图53加入源文件和测试文件，并编译点击add existing file加入源文件和testbench；点击compile->compile all编译。4启动仿真点击simulation->start simulation,在如下start simulation窗 阅读全文

摘要：如果想在Quartus II中使用ModelSim 编译的时候却出现了类似下面的错误 Error: Can't launch the ModelSim-Altera software -- the path to the location of the executables for the ModelSim-Altera software were not specified or the executables were not found at specified path.Error: You can specify the path inthe EDA Tool Option 阅读全文

摘要：在搭建Xilinx开发环境（1）中以及介绍了如何在Modelsim下编译Xilinx库，完成库编译后，就可以利用Modelsim进行仿真Xilinx的各种IP core了，而不需要在ISE下先进行综合，大大节约了时间。下面就简单描述一下整个过程。 为了验证编译库后的Modelsim可以仿真Xilinx的IP core，我们在设计中例化几个常用的IP core：（1）ROM（2）DCM（3）乘法器 从上面的途中可以看到，我们例化了一个DCM，两个ROM，一个乘法器mult。完成的功能是DCM完成对输入时钟的二分频，两个ROM分别保存初始化的数据，在并在输入时钟的控制下送出数据作为乘法器的两个输入 阅读全文

摘要：首先介绍一下Xilinx几个主要的仿真库（路径：D:\Xilinx\11.1\ISE\verilog\src\）Unsim文件夹：Library of Unified component simulation models。仅用来做功能仿真，包括了Xilinx公司全部的标准元件。每个元件使用一个独立的文件，这样是为了方便一些特殊的编译向导指令，如`uselib等。XilinxCoreLib: CORE Generator HDL Library model。仅用来做功能仿真，包括了使用Xilinx Core Generator工具产生的IP仿真模型，例如FIFO等。SIMPRIM: Libra 阅读全文

摘要：使用PLL生成分频器.(Quartus II)一、说明PLL可以用作频率综合，也可以用来去抖动、修正占空比和移相等。本文粗浅地利用PLL生成一个三倍分频器。二、步骤1.启动Quartus II软件。2.新建一个工程。3.新建Block Digram，插入altpll。双击配置；点击Next；点击Next；点击Finish。插入如下管脚。4.编译。5.仿真，波形如下图所示。三、其他PLL的具体配置取决于所用的FPGA。 阅读全文