随笔分类 -  泛电子类

摘要：跟交通系统似的我们将要讨论的所有内容都基于这张原理图。 源寄存器把信号驱动至目的寄存器。 这些寄存器可能都在FPGA设计中，也可能其中一个来自板上FPGA的外部第三方器件。 源寄存器和目的寄存器都由某一时钟源提供时钟，一般是这里显示的同一时钟源，但是，也可以是两个不同的源提供时钟。 对于这样的寄存器至寄存器通路，我们把发送沿定义为激活源寄存器的时钟沿。 锁存沿是激活目的寄存器的时钟沿。 这些时钟沿之间的关系被用于确定寄存器至寄存器的数据传送是否正常。 这些关系来自设计人员输入的时钟约束。 还要注意的是数据有效窗口，两个寄存器之间通路上数据信号有效的时间，在锁存沿之前稳定一些时间，锁存沿之后还要 阅读全文

摘要：Altera 在线资源使用Altera 在线资源使用 11.Altera中文版 22.建立myaltera账户 获取官网信息与支持 23系统化的设计资源 23.1.设计实例 23.2.参考设计（有提供应用笔记） 33.3.系统建造工具相关支持 33.4.技术中心 33.5手册资料（器件信息，应用笔记，数据资料，用户指南，相关文档） 43.6 演示中心（两方面演示） 43.7 Altera 在线培训（重点推荐） 53.8 设计流程 74.问题解决推荐流程 74.1 知识数据库 74.2 Altera论坛 84.3 Altera维基 84.4Mysupport 95.设计和支持资源指南 91.Al 阅读全文

摘要：DSP builder安装指南（以9.1为例） 11.前期准备 12.安装DSP Builder 23.matlab上的一些必要操作 24.破解 DSP Builder流程 31.前期准备首先说一下，我用的是dsp builder 9.1 +QII 9.1 SP1+ MATLAB R2009A网上没有dsp9.1sp1的破解，我是直接用9.1的，发现这样配也能正常工作DSP Builder 不是独立的软件，在安装 DSP Builder 之前需安装以下软件1.MATLAB软件，必须安装 Simulink组件。2.安装Quartus II软件安装DSP Builder，安装程序中包含的脚本会自动 阅读全文

摘要：原文：http://www.eefocus.com/myspace/blog/show_163943.html­ 不在研发的第一线工作已经很久了，本想不再对具体的专业技术指手画脚，以免被内行的朋友们贻笑大方，毕竟这世界发展太快了，无论做了多少年的工作，转眼就会落伍。本次CES笔者应Xilinx的邀请参观了一下他们展出来的作品，对“汽车电子”有了比较全面的认识，并结识了两个非常要好的朋友，于是就有了写篇评论的欲望。虽然Xilinx在此次展会上发布的是几款有关“消费电子”和“汽车电子”的产品，已经有新闻稿在本网站发布，但我认为这其实不算什么新闻，Xilinx的FPGA最强大的应用其实是在 阅读全文

摘要：转载：http://lych.yo2.cn/articles/%E4%B9%9F%E6%9D%A5%E8%B0%88fpga%E7%94%B5%E8%84%91%EF%BC%81.html 处于我的专业，不谈FPGA计算机是不可能的事——当然这仅仅是我认为，因为好像很多同专业的人都不怎么谈，他们只是讨论FPGA的应用系统，而我一直顽固 地认为，这就和用P4 CPU来制作数字电视一样浪费。FPGA是一匹千里马，你不应该去拉车磨面，战场才是你最好的归宿。我是说，它应该用来做电脑，对，不是那些尖端研究机构 里的专用机，而是来取代你正在用来看这篇文章的电脑。未来你学校附近的装机小店应该是摆满了印着Xi 阅读全文

摘要：可能出现的问题：1.下载有时受环境影响很大。比如，在嘈杂的环境下就可能下载不进去。 2.电源按钮没有打开或者是工作模式没有跳到"RUN”3.电路板问题（电源，负载，虚焊等）4.FPGA器件上的JTAG相关引脚出现故障 5.USB-Blaster坏了 6.10针JTAG线缆没有压制好7.JTAG的PCB是否正确8···排查方法：测量JTAG的各引脚的电压是否正确，引脚间是否有短路，虚焊等···，检查需要的电阻是否有加 阅读全文

摘要：1）、在pcb布局阶段：在原理图中框选一个区域的元件或点选若干个元件、快截键“t”+“s”能迅速切换到pcb界面选中那些元件，然后按快截键“i”后选择菜单第二项用鼠标在你想要的地方拖一个框，那些元件就蜂拥云集地出现在你拖的这个框中。（2）、在pcb布局阶段：是不是元件名混乱地出现在元件四周甚至互相重叠？框选若干个元件，然后按快截键“a”后点菜单第二个选项出现一个封装符号图形，用鼠标点这个图形的上、下、左、右、左上、左下、右上、右下。确定后，元件名都整整齐齐地排列在你选中的那些元件们的上、下、左、右、左上、左下、右......（3）shift+s ：单面布线，其他层隐身。（4）ctrl+shif 阅读全文

摘要：平均意义的小数分频：小数分频器的系统原理是：通过精确的控制器来控制内部分频器进行N分频还是N＋1分频，从而在平均意义上实现分频系数为小数的分频器。输入时钟是33MHz，要分出一路2.048MHz的时钟1.考虑到33000/2048=16+(232/2048)->16+(58/512), 即输出时钟每8+29/512个输入时钟翻转一次. 用累加器在每个输入时钟周期将余数累加直到溢出(>512), 大部分时间输出时钟每8拍翻转一次, 逢累加器溢出时, 9拍输入时钟再翻转. (注意: 溢出部分剩余值还应留在累加器中等待下一次累加). 这样做的结果即可实现分数分频, 且输出最大抖动取决于输 阅读全文

摘要：1.1 建立时间与保持时间建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器； 保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下图1所示。图1 保持时间与建立时间的示意图图2 同步设计中的一个基本模型图2为统一采用一个时钟的同步设计中一个基本的模型。图中Tco：是触发器的数据输出的延时；Tdelay：是组合逻辑的延时；Tsetup：是触发器的建立时间；Tpd：为时钟的延时（可以忽 阅读全文