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衣带渐宽终不悔，为伊消得人憔悴

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公告	随笔分类 - VHDL VHDL TestBench 测试终止时自动结束仿真——assert方法摘要：可在结束仿真位置添加如下代码：assert false report "Simulation is finished!" severity Failure;则在Modelsim run -all下自动终止并打印"Simulation is finished!"。阅读全文 posted @ 2014-05-02 22:37 skyhiter 阅读(1628) 评论(0) 推荐(0)