2023年7月12日
SystemVerilog Dynamic Array Randomization
摘要： https://verificationguide.com/systemverilog/systemverilog-dynamic-array-randomization/ Dynamic Array Randomize For a dynamic array, it is possible to 阅读全文
posted @ 2023-07-12 10:27 sky啊哈 阅读(68) 评论(0) 推荐(0)
2023年7月11日
clocking block
摘要： default input #10ps output #10ps input 延迟10ps驱动，相当于input的signal波形往后推迟10ps，而clk不变，则等价于clk提前10ps采样signal； output延迟10ps驱动，即驱动落后。 下图为interface，msr_cb，mon_ 阅读全文
posted @ 2023-07-11 15:02 sky啊哈 阅读(384) 评论(0) 推荐(0)