摘要： 一个simulink和modelsim联合仿真的简单例子首先，要安装matlab和modelsim，这个是不用说的了。然后要在matlab里对modelsim进行配置，在命令窗口中输入configuremodelsim，根据提示一步一步进行即可。然后在matlab的File/Set Path菜单中加入Modelsim所在的路径。把matlab的当前路径切换到modelsim的可执行文件所在的目录，... 阅读全文

摘要： 我们的设计需要多大容量的芯片?我们的设计能跑多快?这是经常困扰工程师的两个问题.对于前一个问题,我们可能还能先以一个比较大的芯片实现原型,待原型完成再选用大小合适的芯片实现.对于后者,我们需要一个比较精确的预估,我们的设计能跑50M,100M 还是133M? 首先让我们先来看看Fmax 是如何计算出来的.图(1)是一个通用的模型用来计算FPGA的.我们可以看出,Fmax 受Tsu , Tco , ... 阅读全文

摘要： //这是一个简单的同步FIFO,// 虽然其简单了点,但是通过其练习,可以较好的理解// fif0 的读写和状态的空满.// 对理解复杂的fifo很有帮助.module fifo ( data_out, // 数据输出总线 full, // 满标志 empty, // 空标志 data_in, // 数据输入总线 we, // 写使能 clk, // 系统时钟 rst_n, // 复位 re //... 阅读全文

摘要： 基于Verilog HDL语言的32X8 FIFO设计(Z)摘要:介绍了FIFO的基本概念、设计方法和步骤,采用了一种新颖的读、写地址寄存器和双体存储器的交替读、写机制,实现了FIFO的基本功能,同时使本32X8 FIFO拥有可同时读、写的能力,完全基于Verilog HDL语言实现了电路功能并应用Synopsys公司的DesignCompiler和VCS对其进行综合、仿真。　对基于单体存储器的F... 阅读全文

摘要： 异步时钟域的亚稳态问题和同步器(Z)Metastability in the asynchronous clocks and Synchronizer摘要：相较纯粹的单一时钟的同步电路设计，设计人员更多遇到的是多时钟域的异步电路设计。因此，异步电路设计在数字电路设计中的重要性不言而喻。本文主要就异步设计中涉及到的亚稳态问题，作简要介绍，并提出常用的解决办法——即同步器的使用... 阅读全文

摘要： 这篇文章对状态机的总结已经很到位，于是转载进空间。现在讨论的焦点在于状态机状态变量的索引（index）和非索引写法。现在我就给出两个简单的程序，分别是用index写法和非index写法。现在大家比较统一的观点是，状态机的写法应该是用三段式写法，即第一部分说明初始状态，current_state<=next_state，第二部分是状态机的状态转化的描述，第三部分是每一步状态的组合逻辑的描述。这... 阅读全文

摘要： 在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路. 下面是收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,1.Found clock-sensitiv... 阅读全文

摘要： 一个人不管有多聪明，多能干，背景条件有多好，如果不懂得如何去做人、做事，那么他最终的结局肯定是失败。 　　做人做事是一门艺术，更是一门学问。很多人之所以一辈子都碌碌无为，那是因为他活了一辈子都没有弄明白该怎样去做人做事。　　每一个人生活在现实社会中，都渴望着成功，而且很多有志之士为了心中的梦想，付出了很多，然而得到的却很少，这个问题不能不引起人们的深思：你不能说他们不够努力，不够勤劳，可为什么偏偏... 阅读全文

摘要： （转）FPGA经验小结 －流程篇(Synplicity+Xilinx) 此日志的引用通告 URL 是： http://hhlee7.spaces.live.com/blog/cns!3A68B6270B1D57AF!151.trak 代码导入 库设置, 可针对每个文件设置所属lib Verilog include 目录 顶层Generic 可设 TopLevel设置（若非work, ... 阅读全文

摘要： 华为软件编程规范和范例 转自：http://terrylee.cnblogs.com 目 录 1 排版 6 2 注释 ... 阅读全文