摘要：外部时钟 时钟信号的来源在FPGA芯片外部，通常的，外部时钟对于FPGA来说是必需的，因为FPGA内部没有供内部逻辑使用的时钟和激励电路。 2内部时钟 再生时钟 再生时钟是以一个输入时钟作为参考，在此基础上通过调整其频率和相位产生的新时钟，FPGA中产生再生时钟信号的模块只有PLL和DCM（注意，两 阅读全文

摘要：1 关于参数定义 Parameter：parameter只能定义在端口生命的前面，如 Input[whith:0] a; Parameter whith=4; 这样的参数定义出现在声明的后面会报错 2 关于always块 always块不仅可以描述时序逻辑，也可以描述组合逻辑 如wire a,b; 阅读全文

摘要：l 仿真 从逻辑分析HDL代码所描述电路的正确性，因为不涉及到考虑门延时和线延时，所以仿真速度很快，其主要测试点在逻辑，如使用testbench文件进行仿真，就是功能仿真。 考虑门延时参数和单元连接线后的仿真，仿真更接近真实应用情况。 注意： 在进行HDL代码编写的时候，我们要有这样的认识，功能仿真 阅读全文

摘要：查找表又叫LUT(LOOK UP Table)，查找表有若干输入端口，但仅仅有一个输出端口。 查找表将输入看做地址，将地址对应的“表项”通过输出端口输出。 且输入端口数为N，那么表项的数量为 。 A B OUT 0 0 表项1 0 1 表项2 1 0 表项3 1 1 表项4 这这里，引入这样一个现象 阅读全文

摘要：CLB（包括LUT、加法器、寄存器、MUX（多路选择器）） 时钟网络资源（全局时钟网络，区域时钟网络，IO时钟网络），理解时钟网络的本质和意义 时钟处理单元（PLL，DCM），理解时钟网络资源和时钟处理单元的差异和相关性 BLOCK RAM：用于缓存数据 DSP核 接口资源：对于FPGA而言，IO资 阅读全文

摘要：1 //三态门完成总线选择功能 2 module tri_state_gate(input request0,request1,request2,request3,input[7:0] unit0_out,unit1_out,unit2_out,unit3_out, 3 output[7:0]unit0_in,unit1_in,unit2_in,unit3_in); 4 reg[7:... 阅读全文

摘要：1 ////////////////////////////////////////////////////////////////////////////////// 2 //该程序完成通过多路选择器MUX完成总线读写的功能。 3 module MuxBus(input request1,input request2,input request3,input request4,input... 阅读全文

摘要：在模拟条件下，假设点亮灯泡需要1.7V以上电压。抽象为数字电路，可以认为： U>1.7V U=1 U<1.7V U=0 这种条件称之为单阈值（1.7），但是单阈值导致的问题是： 电压在1.7V附近抖动的时候，数字化的状态0-1将会不断切换，将会导致不稳定的数字电路。 因此，可以规定，2V以上为1，1 阅读全文