随笔档案「2020年8月」 - 影-fish

gvim实用操作技巧总结

摘要：gvim的插入、替换、复制、删除等实用技巧总结阅读全文

posted @ 2020-08-26 21:40 影-fish 阅读(2695) 评论(0) 推荐(0)

双端口RAM--verilog实现

摘要：双端口RAM的verilog实现阅读全文

posted @ 2020-08-25 16:11 影-fish 阅读(1913) 评论(1) 推荐(0)

单端口RAM（8bit*16）---verilog实现

摘要：单端口RAM--verilog实现阅读全文

posted @ 2020-08-24 22:20 影-fish 阅读(1898) 评论(1) 推荐(0)

verilog设计一个可预置初值的7进制循环计数器

摘要：预置循环计数器--实质为计数。阅读全文

posted @ 2020-08-24 13:34 影-fish 阅读(3896) 评论(0) 推荐(0)

设计一个自动饮料售卖机，共有两种饮料，其中饮料 A 每个 10 分钱，饮料 B 每个 5 分钱，硬币有 5 分和 10 分两种，并考虑找零--verilog实现。

摘要：状态机实现售货机功能阅读全文

posted @ 2020-08-21 21:38 影-fish 阅读(1680) 评论(0) 推荐(0)

快时钟域同步到慢时钟域--握手协议--verilog实现

摘要：前文分析请看：https://www.cnblogs.com/shadow-fish/p/13451214.html 快时钟域同步到慢时钟域--单bit同步代码： module test ( input clka, input clkb, input rst, input d_in, output 阅读全文

posted @ 2020-08-19 11:23 影-fish 阅读(3004) 评论(1) 推荐(0)

奇数分频--不使用负边沿触发verilog实现（占空比50%）

摘要：奇数分频电路的代码，有两种情况：①使用带负沿触发的DFF（要求占空比50%），②不使用带负沿触发的DFF；使用带负边沿触发的：https://www.cnblogs.com/shadow-fish/p/13383903.html 不适用带负边沿触发：实质是向带负边沿触发的DFF靠拢。实验程序为3分阅读全文

posted @ 2020-08-17 20:07 影-fish 阅读(809) 评论(0) 推荐(0)

异步电路中，快时钟域到慢时钟域的信号同步--脉宽拓展

摘要：快时钟域到慢时钟域的代码补充阅读全文

posted @ 2020-08-16 21:19 影-fish 阅读(2066) 评论(0) 推荐(0)

奇偶校验区别---数据校验器

摘要：奇偶校验理解及总结阅读全文

posted @ 2020-08-14 11:37 影-fish 阅读(1356) 评论(0) 推荐(0)

为什么要进行异步复位同步释放---verilog实现

摘要：同步复位、异步复位与异步复位同步释放阅读全文

posted @ 2020-08-13 14:45 影-fish 阅读(1795) 评论(0) 推荐(0)

verilog中的可综合与不可综合语句

摘要：verilog中的可综合与不可综合语句个人总结阅读全文