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笔试题-1
影-fish 2020-09-05 17:05 阅读:269 评论:2 推荐:0
双端口RAM--verilog实现
影-fish 2020-08-25 16:11 阅读:1912 评论:1 推荐:0
单端口RAM（8bit*16）---verilog实现
影-fish 2020-08-24 22:20 阅读:1894 评论:1 推荐:0
快时钟域同步到慢时钟域--握手协议--verilog实现
影-fish 2020-08-19 11:23 阅读:3003 评论:1 推荐:0
运用加法器实现两个5位有符号数相乘-verilog
影-fish 2020-07-23 20:58 阅读:1375 评论:1 推荐:0