摘要：
目的 主要学习verilog语法。阻塞赋值（=）和非阻塞赋值（<=）是针对时序逻辑而言，组合逻辑不存在阻塞复制或非阻塞赋值。 //组合逻辑 always@(*) //时序逻辑 非阻塞赋值 always@(posedge Clk or Reset_n)begin counter <= counter 阅读全文
摘要：
设计功能 使led每隔10ms进行8个状态的亮灭，亮灭的状态可以由用户控制，亮灭的时间长短也可以有用户控制。 代码 设计文件 1 module counter_led_4( 2 Clk, 3 Reset_n, 4 Ctrl, //LED状态控制 5 Time, //LED状态变化的时间 6 led 阅读全文