Verilog HDL学习_1：分频器/PWM的实现

（一）参考学习资料

 

（二）实际操作

1. 相关变量计算：

	First Initial		Second Initial
Upper case	H		X
ASCII (Dec)	72		88
Lengths of the pulse
Mu	Mu_1	2.5*105	Mu_2	2.5*105
k : mu	ku_1 : mu_1	1.2812:3.7188	ku_2 : mu_2	1.3438:3.6562
nu	nu_1	18	nu_2	18
Ku	Ku_1	64060	Ku_2	67190
Lower case	h		x
ASCII (Dec)	104		120
Lengths of the pulse
Ml	Ml_1	2.5*105	Ml_2	2.5*105
k : ml	kl_1 : ml_1	1.4063:3.5937	k : ml_2	1.4688:3.5312
nl	nl_1	18	nl_2	18
Kl	Kl_1	70315	Kl_2	73440

 

 

2. 第一版：

module Assignment2(rst, CP, Z);
    input CP;
    input rst;  //1 for upper & 0 for lower
    
    reg turn = 0;
    reg [1:0] cyc = 0; //use for the number of cycles
    
    //constant parameters
    parameter k = 100, n = 8, K = 100;
    parameter KK = K-1;
    
    //take parameters according to rst input
    reg [7:0] M;
    reg [7:0] MM;
    reg [4:0] m;
    //output of the lautch
    output Z;
    reg Z;
    
    
    //parameters of upper case
    parameter [7:0] Mu [0:1] = {128, 134};
    parameter [4:0] mu [0:1] = {28, 34}; 
    //parameter Ku_1 = k*Mu_1/(k+mu_1);
    parameter [7:0] MMu [0:1] = {127, 133};
    //Parameter []KKu_1 = Ku_1-1;
    

    //parameters of lower case
    parameter [7:0] Ml [0:1] = {141, 147};
    parameter [4:0] ml [0:1] = {41, 47}; 
    parameter [7:0] MMl [0:1] = {127, 133};

    //Check rst to determine upper or lower.
    //check the number of turn to determine the first two or the second.
    always@(posedge CP)
    begin
        if(rst)
            begin
            M <= turn ? Mu[1]:Mu[0];
            m <= turn ? mu[1]:mu[0];
            MM <= turn ? MMu[1]:MMu[0];
            end
        else if(!rst)
            begin
            M <= turn ? Ml[1]:Ml[0];
            m <= turn ? ml[1]:ml[0];
            MM <= turn ? MMl[1]:MMl[0];
            end
    end
    
    //Latch
    reg [n-1:0] Q = 0;
    wire ld, cz;
    assign ld = Q>=MM;
    assign cz = (Q<KK)|ld;
    
    always@(posedge CP) 
    begin
        {Q,Z} <= {ld?0:Q+1, cz};
        cyc = ld ? cyc+1 : cyc;
        
        if(cyc == 2) 
            begin
            turn <= 1;
            cyc <= 0;
            end
        else begin
            turn <= 0;
            end
    end
        
        
endmodule

 

• 出现问题1：

解决方案：将如下部分的变量类型由reg改为了input，系统没有再次崩溃。

12     //take parameters according to rst input
13     reg [7:0] M;
14     reg [7:0] MM;
15     reg [4:0] m;
16     //output of the lautch
17     output Z;
18     reg Z;

原因：不明

补充：reg变量不可按位赋值，在二维数组中的赋值应为下图第一种方法。

// Correct
M <=Mu[1];

// Wrong
M <=Mu[1][7:0];

 

• 出现问题2：vwf文件仿真时，M没有成功赋值

解决方案：修正了对reg宽度的定义。

补充：

1. Verilog中reg类型的宽度是自定义的，若无定义则默认为1bit。reg的宽度影响变量的取值，若赋值超出reg的范围，不会产生Error，reg变量的最大值将被默认为reg宽度。修改变量时应注意该变量的取值范围。

2. reg变量只能存储整数，允许的运算为加减乘除，若要实现浮点数需要以此为基础构建相关专门的模块。

 

3. 第二版：

module Assignment2(rst, CP, Z, K);
    input CP;
    input rst;  //1 for upper & 0 for lower
    
    reg turn = 0; 
    //use to determine whether the first group of pulses or the second one
    reg [3:0] cyc = 0; 
    //use for the number of pulses in one 'turn'
    
    ////constant parameters
    parameter n = 18, M = 250000;
    parameter MM = M-1;
    
    ////take parameters according to rst input
    output [n-1:0] K;
    reg [n-1:0] K = 0;

    ////output of the lautch
    output Z;
    reg Z;
    
    ////parameters of upper case
    parameter Ku_1 = 64060; 
    parameter Ku_2 = 67190; 

    ////parameters of lower case
    parameter Kl_1 = 70315; 
    parameter Kl_2 = 73440; 
    
    ////Latch
    reg [n-1:0] Q;
    wire ld, cz;
    assign ld = Q>=MM;
    assign cz = (Q<K-1)|ld;
    
    always@(posedge CP) 
    begin
        ////Check rst to determine upper or lower.
        ////check the number of turn to determine the first two or the second.    
        case(rst)
        0: begin
                if(turn)K <= Kl_2;
                else if(!turn)K <= Kl_1;
                else K <= 100;
            end
        1: begin
                if(turn)K <= Ku_2;
                else if(!turn)K <= Ku_1;
                else K <= 200;
            end
        default: K <= 9999999;
        endcase
        
        ////renew the state and output clock.
        {Q,Z} <= {ld?0:Q+1, cz};
        cyc = ld ? cyc+1 : cyc;
        
        ////1 cyc represent a pulse
        ////2 cycles cause an increment in turn
        ////4 cycles for an entire loop 
        if(cyc == 2) 
            begin
            turn <= 1;
            end
        else if(cyc==4 && turn==1)
            begin
            turn <= 0;
            cyc <= 0;
            end

    end
        
endmodule

 

• 仿真结果：//K的取值有修改。

• 补充：在Z的第一个输出前有一小段空白期，测量为微秒级，第一个输出仍为5ms。感觉应该不影响时钟的使用，但没有经过硬件检测。