摘要：记得这曾经是我同学碰到的一道面试题，回来后他出给我们，弱弱的我自然是不知道咯。近日旧事重提，却忘记当时给的解答了。在网络上一搜索，实现方式还真不少，玆举例如下：第一种方法是用计数器进行N分频，N这里是奇数。然后利用分频后占空比不是50%的输出信号和原始时钟信号通过组合逻辑处理，构成50%占空比的奇数分频器。第二种思路是，将第一种方法类似的计数器的输出用时钟信号的下降沿延时半个时钟周期，然后两者相与或者或产生50%占空比的分频信号：always@(negedge resetn or posedge clk)begin if (resetn==1'b0) begin cnt1[1:0]&l 阅读全文

摘要：使用XILINX进行开发的朋友经常会用到CoreGen生成的Core，尤其是各类FIFO，非常方便而且高效。但是对于初次使用core的朋友来说，仿真、综合以及PR阶段需要注意一些事项，否则不能顺利进行。这里就介绍一下其调用方法。由于Core的种类很多，这里以“用block memory”生成FIFO为例。step 1. CoreGen 生成名为myfifo的定制core，这个相信不用赘述，大家都会。step 2. 仿真 仿真时，需要把作为wrapper（外壳）的 myfifo.v 文件和作为behaviorial model（行为模型）的 BLK_MEM_GEN*.v文件也include进去。 阅读全文

摘要：（原文请参考：http://article.ednchina.com/2004-8/AtcShow2005127160310.htm 文中的红色是james建议大家重点理解的内容，红色括号是james的comment。） 只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，例如磁盘控制器、CDROM/DVD 控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号。 在现代 IC、ASIC 以及 FPGA 设计中，许多软件程序可以帮助工程师建立几百万门的电路，但这些程序都无法解决 阅读全文

摘要：标题中的“高手必由之路”是我加上去的，呵呵。不过我本人确实是这么认为的。做系统实现的人如果不知道如何加约束和如何做时序分析，那就绝对成不了高手。原作者是westor。很多人发贴，来信询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区域约束，完成物理综合和物理实现？等等。。。为了解决大家的疑难，我们将逐一讨论这些问题。有些人不知道何时该添加约束，何时不需要添加？有些人认为低速设计不需要时序约束 阅读全文

摘要：———版权声明———–本文作者 Ricky Suwww.fpganotes.comrickysu.fpga@gmail.com欢迎转载，转载请保持原样及署名商业使用须得到本人授权———版权声明———–0. 序俗话说，好的开始是成功的一半。在这个信息爆炸的时代，好的资料就是成功学习的一半。时常看到有人在论坛上跪求资料，也有人在论坛上灌水换积分排队下资料。如果这篇文章能帮助大家花更少的时间找到更有价值的资料，那么我花时间维护这篇文章也就值了。好，废话不多说，我们言归正传。写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充 阅读全文

摘要：IntroductionBlackBox是FPGA设计中一个重要的技巧，不过觉得Xilinx的文档没有很好地将它讲清楚。BlackBox的主要想法就是把设计的某一个子模块单独综合，综合的结果作为一个黑盒子子模块，上层设计不再对这个模块进行优化，只能看到它的端口。How To要让XST实现BlackBox，其实非常简单，将一个子模块单独综合后，会得到ngc文件或者edif文件。在使用这个网表时，在子模块的描述文件中只要包含端口信息而不要实现的信息（这个文件通常称为wrapper），这样XST就会自动寻找project目录下的网表文件了。不过HDL文件和网表文件的文件名得相同。如果网表文件不在pr 阅读全文

摘要：Intro问：一个FPGA设计项目需要用哪些评判标准来检验？功能正确；时序收敛；资源消耗少。时序收敛，即Timing Closure，意思是使设计的各项时序指标能满足设计前所制定要求。因此，整个过程分为两部分：制定时序要求满足时序要求Timing Constraints Classes制定时序要求通常是由整个系统电路的外部环境来决定的，比如：整个电路系统提供给FPGA的时钟速度为多快FPGA输入数据是同步信号还是异步信号以及它的频率FPGA输出数据所需的频率输入/输出数据与时钟的相位关系总结以上各种需求情况，得出FPGA芯片对外的三种时序约束：Period（时钟周期约束）：约束用同一时钟驱动的 阅读全文