时序逻辑电路的设计

时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入，还与前一时刻输入形成的状态有关。这跟组合逻辑电路相反，组合逻辑的输出只会跟目前的输入成一种函数关系。换句话说，时序逻辑拥有储存元件来存储信息，而组合逻辑则没有。

常见的基于时序逻辑的功能电路有很多种，本节将以最常用也是最基础的的计数器为例介绍简单的时序逻辑电路设计。

 

 

本节设计一个计数器，使开发板上的4个LED状态每500ms翻转一次。

开发板上的晶振输出时钟频率为50MHz，即时钟周期为20ns。

这样可以计算得出500ms = 500_000_000ns/20ns = 25_000_000，即需要计数器计数25_000_000次，也就是需要一个至少25位的计数器（225>25_000_000>224）。且每当计数次数达到需要清零并重新计数。

 

计数器的核心元件是触发器，基本功能是对脉冲进行计数，其所能记忆脉冲最大的数目称为该计数器的模/值。计数器常用在分频、定时等处。

计数器的种类很多，按照计数方式的不同可以分为二进制计数器、十进制计数器以及任意进制计数器，按照触发器的时钟脉冲信号来源可分为同步计数器与异步计数器。

按照计数增减可分为加法计数器、减法计数器以及可逆计数器。

Verilog HDL之所以被称为硬件电路描述语言，就是因为我们不是在类似C一样进行普通的编程，而是在编写一个实际的硬件电路。上面提到计数器即为加法器、比较器、寄存器以及选择器构成。