RISC-V中断与异常处理实战：从Trap机制到PLIC驱动开发

1. 引言：Trap 是系统软件的入口

任何操作系统内核的核心工作，本质上都是对"异步事件"（中断）与"同步事件"（异常）的响应：时钟节拍、外设数据就绪、缺页、系统调用，最终都要经过同一条通道——Trap 处理。

RISC-V 将中断与异常统一抽象为 Trap 机制，通过一组 CSR（Control and Status Register）寄存器与固定的硬件流程完成上下文切换。与 x86 的 IDT 向量表、ARM 的 GIC + 异常向量表相比，RISC-V 的设计更精简：没有向量表，只有一个固定的 Trap 入口地址，所有分发逻辑交给软件完成。

这种"硬件极简、软件灵活"的设计是双刃剑：机制透明、易于理解与形式化验证，但对初学者而言，中断延迟的优化与分发效率的提升都成为软件层面的功课。本文将从机制到实战，完整拆解这条链路。

2. Trap 机制：CSR 寄存器的协作

2.1 核心寄存器组

RISC-V 规范为每个特权级（M/S/U）定义了一套镜像的 Trap 相关 CSR，以 M-mode 为例：

寄存器	全称	职责
`mtvec`	Trap Vector Base Address	Trap 入口地址（基址 + 模式）
`mepc`	Trap PC	触发 Trap 的指令地址，`mret` 返回此处
`mcause`	Trap Cause	编码 Trap 原因（最高位区分中断/异常）
`mtval`	Trap Value	附加信息（如非法指令编码、访存地址）
`mstatus`	Status	全局状态，含中断使能位 MIE/MPIE
`mie`	Interrupt Enable	各中断源使能
`mip`	Interrupt Pending	各中断源挂起状态

S-mode 亦有一套对应寄存器（stvec/sepc/scause/stval/sstatus/sie/sip），命名规则一致，便于举一反三。

2.2 中断与异常的区分

mcause 的最高位（Interrupt 位）标识事件类型：

中断（Interrupt = 1）：异步事件，与当前指令流无关，如定时器到期、外设就绪；mcause 低余位为中断号（如 M-mode 软件中断 = 3、M-mode 定时器中断 = 7）；
异常（Exception = 0）：同步事件，由某条指令的执行直接引发，如非法指令（原因 2）、缺页（原因 13/15）；mcause 低余位为异常码，mtval 给出附加信息。

2.3 硬件自动完成的事

Trap 发生瞬间，硬件原子地完成以下动作：

mepc ← PC（记录触发点）；
mcause / mtval ← 填入原因与附加信息；
mstatus.MPIE ← MIE，MIE ← 0（保存旧中断使能并关中断）；
PC ← mtvec（跳转到 Trap 入口）。

保存通用寄存器的工作完全交给软件。这是 RISC-V 与 ARM 的显著差异——没有硬件自动压栈，Trap 入口的第一段代码必须手写寄存器保存序列。

2.4 mtvec 的两种模式

mtvec 低两位决定分发模式：

Direct 模式（低 2 位 = 00）：所有 Trap 跳转到 BASE 处，由软件读取 mcause 分发；
Vectored 模式（低 2 位 = 01）：中断按 BASE + 4 × mcause 跳转（异常仍跳 BASE），类似传统向量表。

嵌入式 RTOS 常用 Direct 模式换取确定性；追求低延迟的实时系统可选用 Vectored 模式减少一层跳转。

3. 中断控制器体系：从 CLINT 到 AIA

RISC-V 的中断源管理由一组可组合的标准组件构成：

3.1 CLINT / ACLINT：本地中断

CLINT（Core Local Interruptor）提供核内私有中断：

软件中断（MSIP/SSIP）：核间通信（IPI）的基础，写内存映射寄存器即触发；
定时器中断（MTIMECMP）：64 位 mtime 计数器与比较器，到期触发本地定时器中断。

新规范 ACLINT 对 CLINT 做了细化拆分（MTIMER、SSWI、MSWI），改善了多核场景下定时器与 IPI 的内存布局一致性。

3.2 PLIC：全局外设中断仲裁

PLIC（Platform-Level Interrupt Controller）管理来自外设的全局中断：

多中断源：每个外设中断源有独立的优先级（Priority）寄存器与使能位；
上下文（Context）：PLIC 按目标（如 hart 0 的 M-mode、hart 0 的 S-mode）划分为多个 Context，各自维护 claim/complete 寄存器；
仲裁流程：Pending → 优先级比较 → 超过阈值（Threshold）→ 送往目标核 → 软件读取 Claim 寄存器获取中断号并开始服务 → 写回 Complete 完成应答。

值得注意的是，PLIC 的 Claim/Complete 机制本质上是电平触发的硬件握手：在完成应答前，同一中断源不会再次送达。驱动开发中若忘记写 Complete，中断将永久沉默——这是实战中最常见的坑之一。

3.3 AIA：面向高级场景的演进

AIA（Advanced Interrupt Architecture）是新一代中断架构，引入 IMSIC（消息信号中断控制器），以内存写入消息的方式投递中断，天然支持 MSI/MSI-X 与虚拟化场景下的直通。服务器级 RISC-V 平台已逐步采用 AIA，嵌入式场景则仍以 PLIC 为主。

4. 中断服务程序的完整骨架

4.1 汇编入口：保存上下文

.section .text
.globl trap_entry
.align 2
trap_entry:
    addi sp, sp, -256
    sd ra,   0(sp)
    sd t0,   8(sp)
    sd t1,  16(sp)
    sd a0,  24(sp)
    sd a1,  32(sp)
    sd a2,  40(sp)
    sd a3,  48(sp)
    /* 其余寄存器同理保存，共 31 个通用寄存器 */

    csrr a0, mcause        /* 传入原因码 */
    csrr a1, mepc          /* 传入触发地址 */
    call trap_handler      /* 进入 C 分发函数 */

    ld ra,   0(sp)
    ld t0,   8(sp)
    ld t1,  16(sp)
    ld a0,  24(sp)
    ld a1,  32(sp)
    ld a2,  40(sp)
    ld a3,  48(sp)
    addi sp, sp, 256
    mret

4.2 C 语言分发函数

#include <stdint.h>

void trap_handler(uint64_t mcause, uint64_t mepc) {
    if (mcause & (1ULL << 63)) {          /* 中断 */
        uint64_t code = mcause & 0xFF;
        switch (code) {
        case 7:  timer_isr(); break;       /* M-mode 定时器 */
        case 11: plic_isr();  break;       /* 外部中断 */
        default: break;
        }
    } else {                              /* 异常 */
        uint64_t code = mcause & 0xFF;
        if (code == 2) {
            /* 非法指令：可记录 mepc 并跳过或终止 */
        }
        /* 缺页等异常在此处理 */
    }
}

4.3 定时器中断服务

#define CLINT_MTIMECMP  0x2004000
#define CLINT_MTIME     0x200BFF8

static void timer_isr(void) {
    /* 读取当前计数，设置下一次到期时间 */
    uint64_t *mtime    = (uint64_t *)CLINT_MTIME;
    uint64_t *mtimecmp = (uint64_t *)CLINT_MTIMECMP;
    *mtimecmp = *mtime + 10000000;        /* 产生下一节拍 */

    /* 清除挂起位由硬件在写 mtimecmp 后自动完成 */
}

5. 实战：在 QEMU virt 上点亮定时器

以下实例基于 QEMU virt 机器（RV64GC），亦可在同类 RV64GC 多核 SoC 平台上按芯片手册调整地址后复现。

5.1 初始化序列

void timer_init(uint64_t period) {
    /* 1. 设置 mtvec 为 Direct 模式 */
    uint64_t tvec = (uint64_t)trap_entry;
    asm volatile("csrw mtvec, %0" :: "r"(tvec));

    /* 2. 使能 M-mode 定时器中断（mie.MTIE = 位 7） */
    asm volatile("csrs mie, %0" :: "r"(1 << 7));

    /* 3. 全局使能 M-mode 中断（mstatus.MIE = 位 3） */
    asm volatile("csrs mstatus, %0" :: "r"(1 << 3));

    /* 4. 设置首次到期时间 */
    uint64_t *mtime    = (uint64_t *)CLINT_MTIME;
    uint64_t *mtimecmp = (uint64_t *)CLINT_MTIMECMP;
    *mtimecmp = *mtime + period;
}

5.2 运行与验证

qemu-system-riscv64 -machine virt -m 128M \
    -kernel timer_demo.elf -nographic

在 timer_isr 中递增计数并经串口输出，即可观察到稳定的周期性节拍。将节拍频率调整至 100 Hz，便得到了一个最小调度时基——这正是嵌入式 RTOS 心跳的雏形。

6. 进阶议题：嵌套、抢占与延迟优化

6.1 中断嵌套

硬件在 Trap 时自动清零 MIE，默认不允许嵌套。若需高优先级中断打断低优先级服务，可在保存上下文后重新置位 MIE，并在栈布局上为每层嵌套预留独立空间。RTOS 通常将嵌套深度限制为 2～3 层，以控制栈开销。

6.2 延迟优化路径

中断延迟（Latency）= 硬件响应时间 + 上下文保存时间 + 分发时间。可行的优化方向：

使用 Vectored 模式：省去一次 mcause 读取与分支；
热路径寄存器裁剪：定时器这类高频中断，可只保存 ISR 实际使用的寄存器（编译器辅助分析）；
中断上下文与线程栈分离：避免污染任务栈，同时降低 cache 污染。

6.3 与 Linux 的分工

在运行 Linux 的系统中，M-mode 固件通过 SBI 调用代管定时器与 IPI，内核仅面对 S-mode 中断；外设中断经 PLIC 路由至 S-mode Context，由内核的 IRQ 子系统统一管理。理解这一分工，是阅读内核 irq-riscv 与 plic 驱动源码的前提。

7. 总结

RISC-V 将中断与异常统一为 Trap 机制，以"CSR 状态机 + 单一入口 + 软件分发"的极简设计换取了透明性与可验证性。开发者的核心工作是：正确配置 mtvec 与中断控制器、在汇编入口完成寄存器保存、按 mcause 分发处理、以及在 PLIC 场景下严格遵循 Claim/Complete 握手。

掌握中断机制后，从最小 RTOS 心跳到完整 Linux 内核的 IRQ 子系统，都建立在这同一套地基之上。下一篇将沿着"内核机制"主线，深入 RISC-V 虚拟内存与 Sv39 页表机制，解析从物理地址到进程地址空间的完整映射链路。

posted @ 2026-09-02 18:07 RISCV_Explore 阅读(27) 评论(0) 收藏举报

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