随笔分类 -  Verilog HDL

摘要：刚开始接触Verilog HDL语言时，这种硬件描述语言有一点与软件的程序设计语言直观上的最大区别大概就是这个赋值语句了（这里只是强调直观上的最大区别，事实上的最大区别并非如此）。 Verilog HDL中的赋值方式有两种：阻塞赋值与非阻塞赋值。 之前也看过很多种解释，例如，阻塞赋值（=）适用于时序 阅读全文

摘要：本博文参考：《大规模逻辑设计指导书》，对于写出规范的代码，培养良好的代码风格颇有裨益。 wire and register 一个reg变量只能在一个always语句中赋值； 这个说明至关重要啊，如果不满足这个，也许仿真的时候没问题，但是综合时候绝对出现，不可以综合。我就犯过多次这个错误。 曾经写过一 阅读全文