摘要：对于全局时钟的管理，涉及到关于亚稳态的知识，大家可以上网搜索相关资料，这里不再赘述。亚稳态最简单的理解形式是无法判断是处于高电平状态还是处于低电平状态，这样会导致整个系统不稳定，会出现逻辑上的错误。 任何对时钟的管理形式，都是最大限度避免亚稳态情况的出现，从而提高MTBF（平均无故障时间）。 对于... 阅读全文

摘要：SDRAM驱动需要两个时钟，一个是控制时钟，一个是驱动时钟，这两个时钟有一个相位差，如何产生高精度的时钟是SDRAM能够正常工作的关键，采用FPGA内部动态可重置PLL生成SDRAM所需要的时钟频率。 1.PLL 上图是PLL的 官方文档中的内容。PLL主要由前N分频计数器（pre-divider... 阅读全文