DDR、PCIe、GTX等常见IP的配置解析

新坑待更新

 

PCIE

PCIE的介绍以及Xilinx XDMA的验证_pcie xdma-CSDN博客

基于Riffa架构的PCIEDMA测试分析-CSDN博客

 

GTX

Xilinx关于GTX的IP核serdes仿真和使用_gtx cdr-CSDN博客

 

DDR

详解DDR3原理以及使用Xilinx MIG IP核(app 接口)实现DDR3读写测试_一块ddr3和两块ddr3在使用xilinx mig ip核心设置时,有什么异同?-CSDN博客

 

首先请参考ug086文档Memory Interface Solutions User Guide (UG086)

在使用 FPGA 通过 APP MIG 操作 DDR 时，通常涉及以下几个层次：

1. User 层

• 应用程序：编写用户应用程序来控制和操作 DDR。可以使用 C/C++ 等高级语言。
• API 调用：利用提供的 API 进行数据读写操作。

2. Driver 层

• 接收来自user的控制信号：读写控制命令、读写突发长度、读写基地址、握手有效
• 写数据流通道：用FIFO先缓存一组突发的数据，在发送时将数据挨个取出
• 读数据通道

3. MIG 核 内存接口生成器 (MIG)：用于生成与 DDR 相关的硬件模块，负责 DDR 的初始化和控制

4. DDR 物理内存：实际的 DDR DRAM 芯片，负责存储数据