合集-FPGA

keep_hierarchy约束在三模冗余中的应用
摘要：节选自《FPGA之道》 keep_hierarchy是一个综合和实现方面的约束。Xilinx的综合工具XST更倾向于平化HDL代码的层级结构，即将一级级的模块调用机制转换为一个没有子模块的超大模块，这样做的好处是能够进行更好地设计优化工作，因为平化操作去除了原有实体或模块之间的边界限制。不过有些时候 阅读全文
posted @ 2024-02-20 14:42 Radiumlrb 阅读(691) 评论(0) 推荐(1)
Libero SoC 如何导入模块Module
摘要：libero soc总体逻辑上和vivado差不多，但是网络上教程较少，libero将很多操作都图形化了 在libero soc中，导入源文件后（使用smartdesign），如果有错误，或者其他原因，是无法拖入顶层文件中的，也就无法进行连线 此处test_module无法被拖入右侧，也就无法连线， 阅读全文
posted @ 2024-01-15 17:01 Radiumlrb 阅读(506) 评论(1) 推荐(0)
FPGA直方图均衡化
摘要：使用FPGA对图像直方图做出均衡化，公式如下： $$D _ { B } = f ( D _ { A } ) = \frac { D _ { m a x } } { A _ { 0 } } \sum _ { i = 0 } ^ { D _ { A } } H ( i )$$ 上式中，H(i)为第i级灰 阅读全文
posted @ 2023-10-03 13:23 Radiumlrb 阅读(454) 评论(0) 推荐(0)
Microsemi Libero SoC使用教程（胎教级 免费）（创建工程、引脚分配、仿真、逻辑分析仪ILA）
摘要：Libero SoC是一款集成了多种功能的FPGA开发软件，可以用来设计、仿真、综合、布局、布线、下载和调试FPGA项目。 1、新建工程 首先，我们需要新建一个工程，点击File->New Project，然后给工程取一个名字，选择工程的存放路径，点击Next。 接下来，我们需要选择FPGA的fam 阅读全文
posted @ 2024-01-15 17:18 Radiumlrb 阅读(9951) 评论(0) 推荐(2)
从零开始的zynq之petalinux胎教级安装教程
摘要：此次教程使用到的软件为vivado2019.1+ubuntu16.04+petalinux2019.1。 使用前必读： 1、有些朋友追求新版本的ubuntu可能会出错，如果有问题可以尝试笔者这套搭配，另外值得注意的是vivado版本和petalinux版本一定要相同 2、本教程只涉及petalinu 阅读全文
posted @ 2022-09-11 17:08 Radiumlrb 阅读(1921) 评论(0) 推荐(0)
从零开始的SystemVerilog之modelsim的仿真教程 Label: Research
摘要：首先激活modelsim然后打开modelsim 新建project 选择要使用的语言，这里使用systemverilog 对于初学者，可以只使用一个文件编写主要模块和testbench（tb文件），所以这里直接关闭窗口 双击打开 填入测试代码 package definitions; parame 阅读全文
posted @ 2022-09-17 21:52 Radiumlrb 阅读(1430) 评论(0) 推荐(0)
FPGA原语及IDDR仿真 Vivado Design Suite 7 Series FPGA and Zynq 7000 SoC Libraries Guide (UG953)
摘要：一般来说，在进行HDL代码编写时，不需要直接或间接地进行原语调用，因为随着FPGA设计规模越来越庞大，人脑应该集中于抽象层次较高的工作中去，而将这些具体实现细节交给编译器来完成。不过有些时候，原语或者库中底层模块的调用还是十分必要的。 相关文档如下： ug471_7Series_SelectIO.p 阅读全文
posted @ 2024-03-27 20:20 Radiumlrb 阅读(1175) 评论(0) 推荐(1)
常用时序收敛方法
摘要：结构调整 结构调整是提高时域性能的一种方法，它是在不改变原有组合逻辑功能的前提下，通过调整其内部逻辑门之间的连接关系，来达到减少逻辑门级数的目的，进而提高时域性能的方法。举例如下：现在有同步输入总线A、B、C、D，需要在下一时钟周期就能以寄存的方式输出它们的和SUM。那么通常来说，你可能会将HDL代 阅读全文
posted @ 2024-03-28 10:01 Radiumlrb 阅读(586) 评论(0) 推荐(0)
FPGA时序约束步骤（vivado）
摘要：情况常常是100MHz以下的简单工程不需要做很多约束，裕量绰绰有余，但是涉及到100MHz以上的工程，如DDR4的300MHz，时序约束就显得尤为重要了 常规流程 建立工程 先新建一个工程，实现一个单BIT的FIFO，代码如下 library IEEE; use IEEE.STD_LOGIC_116 阅读全文
posted @ 2024-03-28 11:04 Radiumlrb 阅读(5202) 评论(0) 推荐(2)
信号加扰与FPGA实现
摘要：加扰有利于数据传输的可靠性和保密性。 目的 减少连续的0或1：在数据传输中，长时间的连续0或1可能会导致时钟恢复困难和传输错误。加扰可以打破这些连续的比特，确保时钟信号能够正确恢复和同步。 改善频谱特性：加扰能够使信号的频谱特性更加平滑，减少特定频率成分的突发，从而减少对特定频段的干扰，提高信号的传 阅读全文
posted @ 2024-07-05 11:22 Radiumlrb 阅读(509) 评论(0) 推荐(0)
AXI总线掩码（WSTRB）操作
摘要：掩码这个概念在以太网中也有运用，掩码通常用于子网和IP地址的管理。子网掩码是32位的二进制数，连续的1表示网络部分，连续的0表示主机部分。根据IP地址和子网掩码，可以计算网络地址和广播地址。如，对于IP地址192.168.1.1和子网掩码255.255.255.0，网络地址是192.168.1.0， 阅读全文
posted @ 2024-07-23 14:33 Radiumlrb 阅读(2287) 评论(0) 推荐(0)
FPGA DFT/FFT
摘要：等待更新 FPGA上ADC调试与数据处理策略-CSDN博客 阅读全文
posted @ 2024-10-18 19:44 Radiumlrb 阅读(130) 评论(0) 推荐(0)
Xilinx文档编号及其内容索引
摘要：原文链接Xilinx文档编号及其内容索引_xilinxug949是什么意思-CSDN博客 器件概述 7系列器件 ds180：7系列器件概述，介绍不同器件的资源、IO分布、工作频率、收发器数量、DSP类型、IO电压等等。 ds190：Zynq-7000系列器件概述。 ug471：7系列器件Select 阅读全文
posted @ 2025-07-04 10:11 Radiumlrb 阅读(99) 评论(0) 推荐(0)
ds180 7 Series FPGAs Data Sheet: Overview
摘要：一、通用描述 Xilinx 7系列FPGA包含四个家族，针对不同系统需求提供全面支持。从低成本、小尺寸和高容量应用到高性能连接带宽、逻辑能力和信号处理能力的应用，都能找到合适的解决方案。 四个FPGA家族简介 Spartan®-7 系列：主打低成本、低功耗、高性能I/O。提供小型封装，适合需要最小P 阅读全文
posted @ 2025-07-04 10:48 Radiumlrb 阅读(66) 评论(0) 推荐(0)
ug471 7 Series FPGAs SelectIO Resources User Guide
摘要：一、SelectIO 的基础用法 基础用法目标： 实现简单的输入/输出控制，满足GPIO 控制、LED 显示、按键检测等一般接口或低速通信需求 支持的功能： 功能 描述 单端输入/输出 使用 IOBUF 实现双向 I/O 缓冲器 输出驱动能力调节 可设置为 2mA, 4mA, 8mA, 12mA 等 阅读全文
posted @ 2025-07-04 11:31 Radiumlrb 阅读(130) 评论(0) 推荐(0)
7 Series FPGAs Memory Resources User Guide (UG473)
摘要：目录 第1章：Block RAM（块RAM） Block RAM的一般特性 地址映射 属性设置 初始化配置（包括 INIT_xx 和 INITP_xx） 输出锁存器初始化：INIT_A 或 INIT_B 同步置位/复位设置：SRVAL_[A|B] 复位或使能优先级：RSTREG_PRIORITY_[ 阅读全文
posted @ 2025-07-06 23:00 Radiumlrb 阅读(47) 评论(0) 推荐(0)