摘要：看尤恺元老师的视频，提到上述问题，仔细搜索研究下: 禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式。否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的复杂性。时钟使能电路是同步设计的重要基本电路，在很多设计中，虽然内部不同模块的处理速度不同，但是由于这些时 阅读全文

摘要：解决办法：首先需要将.bdf原理图文件转换为Verilog HDL等第三方EDA工具所支持的标准描述文件。在Quartus下，保持*.bdf为活动窗口状态，运行[File]/[Create/Update]/[Create HDL Design File for Current File]命令，在弹出... 阅读全文

摘要：我的原理图采用的是bdf的顶层原理图的设计，仿真工具用的是modelsim-altera，调用仿真后的错误提示：# ** Error: (vsim-3033) C:/Users/lenovo/Desktop/uart/simulation/modelsim/uart_test.vt(46): Ins... 阅读全文