2023年4月24日
Verilog 处理方式 输入的使能信号 多次触发
摘要： 一个模块里面有输入的使能信号，但是使能信号的持续时长不一致，会出现使能信号持续时间过长，可能多次触发本模块的功能。时间过短则会不能触发，这种情况要调整本模块的输入时钟，要能采集到使能信号的上升沿。 时间过长的处理思想：模块里预设一个busy信号，忙信号，接收到使能信号，且busy信号为底就是不忙的时 阅读全文
posted @ 2023-04-24 14:36 qinyang110 阅读(217) 评论(0) 推荐(0)
正的浮点数相加的示例程序 Verilog
摘要： module float_adder( input clk, input rst_n, input en, input [31:0] aIn, input [31:0] bIn, output reg busy, output reg out_vld, output reg [31:0] out ) 阅读全文
posted @ 2023-04-24 14:12 qinyang110 阅读(74) 评论(3) 推荐(0)
浮点数规格化的目的，方式，和形式
摘要： 阅读全文
posted @ 2023-04-24 10:36 qinyang110 阅读(122) 评论(1) 推荐(0)