FPGA - 随笔分类(第2页) - 期待1991

时钟设计技巧

摘要：1、内部逻辑产生的时钟缺点：组合逻辑产生的时钟不可避免的会有毛刺出现虽然缺点可以通过“异步复位，同步释放“的原理给予解决，但是不建议使用。2、分频时钟与使能时钟分频时钟：主分频的若干分频信号。使能时钟：以主时钟为依托，根据硬件设计的输出的时钟。 3、门控时钟优点：降低系统功耗　... 阅读全文

posted @ 2015-11-15 16:06 期待1991 阅读(323) 评论(0) 推荐(0)

模块化设计

摘要：阅读全文

posted @ 2015-11-15 15:24 期待1991 阅读(112) 评论(0) 推荐(0)

串/并转换

摘要：利用3倍的面积获取3倍的吞吐量。阅读全文

posted @ 2015-11-15 11:34 期待1991 阅读(393) 评论(0) 推荐(0)

乒乓操作

摘要：为什么要进行乒乓操作？因为我们如果直接把数据从A传输到B的话，中间是必须要加入缓存的，如果中间不加入缓存，就很有可能会出现数据传输错误，但是如果加入缓存就会造成数据的传输得需要两个节拍，因为我们不可能即从缓存中读取数据，又向缓存中写入数据，唯一解决的办法就是要用乒乓操作。如图：乒乓操作先把数据阅读全文

posted @ 2015-11-15 11:23 期待1991 阅读(1298) 评论(2) 推荐(0)

异步复位和同步释放电路的详细解释

摘要：转载自：http://blog.csdn.net/gtatcs/article/details/89311231、首先给出异步复位信号亚稳态的原因：复位结束也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间时无法决定现在的复位状态是1还是0，造成亚稳态。下面是具体解释：在带有复位端的... 阅读全文

posted @ 2015-11-12 16:30 期待1991 阅读(19426) 评论(0) 推荐(3)

inout用法浅析

摘要：1 inout io_data;2 reg out_data;3 reg io_link;4 assign io_data=io_link? out_data:1'bz;5 6 //当IO_data作为输入口使用时，一定要把它置为高电平，即：IO_LINK=0；7 //当IO_DATA作为输出口使用... 阅读全文

posted @ 2015-11-12 09:23 期待1991 阅读(427) 评论(0) 推荐(0)

《verilog数字系统设计教程》书评

摘要：这本书的确是一本很经典的关于verilog语法和一些基本概念的书籍，后面的例子也很好，但是对于初学者来说，我们需要掌握的是语法和一些基本的概念。刚一开始这本书的中文语法有点不是很通顺，但是越是往后，就会发现还是很好的。总体来说就是比较适合初学者的学习。阅读全文

posted @ 2015-11-08 16:17 期待1991 阅读(306) 评论(0) 推荐(0)

RTLviewer与TechnologyMapViewer的区别？

摘要：区别：1、QUARTUS II中往往要查看RTL Viewer，其实RTLview是编译后的结果，显示的图形都是调用标准单元的结果，这是和思维有关联的显示结果，跟工艺库，FPGA类型，都没有关系；2、Technology Map Viewer是已经映射到FPGA器件的，是在FPGA中的实际连线情况。... 阅读全文

posted @ 2015-11-08 15:45 期待1991 阅读(2259) 评论(0) 推荐(0)

Quartus13.0破解方法

摘要：一定要按照步骤顺序才能破解，这里很关键 1、下载和打开Quartus II破解器，选择“应用”，选择“是”，找到bin（64位系统是bin64）目录下的sys_cpt.dll，“打开” 2、然后将license.dat保存在quartus--bin/bin64文件夹下 3、打开限制使用的Quartu 阅读全文

posted @ 2015-11-04 13:00 期待1991 阅读(2847) 评论(0) 推荐(0)

位bit——字节Byte？？？

摘要：1、换算每8个位（bit）组成一个字节（byte）位bit简写为小写字母“b”，字节Byte简写为大写字母“B”8*b=1*B 1024*B=1*KB 1024*K=1MB2、举例一个英文字母就占用一个字节，也就是8位，一个汉字占用两个字节，一篇10万汉字的小说，如果我们把存到磁盘上，需要占用多... 阅读全文

posted @ 2015-11-01 16:52 期待1991 阅读(293) 评论(0) 推荐(0)

如何看懂的时序图？

摘要：整体时钟与数据情况的列举就看这些情况就可以明白时序图是怎么回事了。注意：时序图是依照顺序来的，但是都是硬件连接，我们的数据可以随时输出。他的连接线不是串行，但是他的时序是依次变化的。阅读全文

posted @ 2015-11-01 16:17 期待1991 阅读(1797) 评论(0) 推荐(0)

modelsim仿真错误解决办法

摘要：编译不成功可能是因为： 1、本身程序有问题。 2、没有设置顶层文件 3、modelsim 出现错误是不要只是看错误的地方，也要看前面的一部分阅读全文

posted @ 2015-10-28 22:19 期待1991 阅读(1489) 评论(0) 推荐(0)

程序中为什么总是用到缓存？

摘要：因为缓存可以很好的整理数据，可以有效减少数据出错，我们在往芯片里面读进数据和输出数据前，最好是缓存数据，因为这样可以使数据流通顺畅！阅读全文

posted @ 2015-10-28 14:07 期待1991 阅读(227) 评论(0) 推荐(0)

Error (10028): Can't resolve multiple constant drivers for net "out2" at shiyan.v(14)解决办法

摘要：//Error（10028）：Can't resolve multiple constant drivers for net “ ” at **.v //两个进程里都有同一个条件判断的话，会产生并行信号冲突的问题。 //同一个信号不允许在多个进程中赋值，否则则为多驱动。 //进程的并行性决定了多进程阅读全文

posted @ 2015-10-28 08:39 期待1991 阅读(2204) 评论(0) 推荐(0)

FPGA仿真设置步骤

摘要：1、FPGA仿真流程图2、FPGA时序图3、FPGA开发方式阅读全文

posted @ 2015-10-26 20:34 期待1991 阅读(762) 评论(0) 推荐(1)

编译出错解决方法

摘要：本文转载自网络。Error (10228): Verilog HDL error at test.v(1): module "test" cannot be declared more than onceError (10228): Verilog HDL error at beep.v(1): m... 阅读全文

posted @ 2015-10-26 20:23 期待1991 阅读(5955) 评论(0) 推荐(0)

三段式状态机设计

摘要：1、三段式状态机与两段式状态机的区别两段式直接采用组合逻辑输出，而三段式则通过在组合逻辑后再增加一级寄存器来实现时序逻辑输出。这样做的好处是可以有效地滤去租个逻辑输出的毛刺，同时可以有效地进行时序计算与约束，另外对于总线形式的输出信号来说，容易使总线数据对其，从而减小总线数据间的偏移，减小接收端... 阅读全文

posted @ 2015-10-25 14:29 期待1991 阅读(2938) 评论(0) 推荐(0)

较复杂时序逻辑电路设计实践一

摘要：1、功能图 M0发送数据给M1，M1存取数据并赋给串行的sda，传给M0。2、时序图由时序图可以看出：说重点就是，这句最重点，理解哈，如果scl=1,那么sda由高变低时刻串行数据流开始；如果scl=1,那么sda由低变高时刻串行数据流结束，如果scl=0，那么我们的sda数据就可以变化了... 阅读全文

posted @ 2015-10-24 13:30 期待1991 阅读(1683) 评论(0) 推荐(0)

序列检测器改编

摘要：1、状态转换图2、verilog程序 1）源程序 1 module seqdet(x,z,clk,rst); 2 input x,clk,rst; 3 output z; 4 5 reg[2:0] state; 6 wire z; 7 8 parameter idle=3'd0, 9 ... 阅读全文

posted @ 2015-10-23 20:38 期待1991 阅读(331) 评论(0) 推荐(0)

时间进率表

摘要：秒---s 毫秒---ms 微秒---us 纳秒---ns 皮秒---ps1 1000 1000_000 1000_000_000 1000_000_000_000 阅读全文

posted @ 2015-10-23 14:28 期待1991 阅读(1646) 评论(0) 推荐(0)

期待1991

公告

随笔分类 - FPGA