随笔分类 - ZYNQ
Xilinx ZYNQ
摘要:GPIO General Purpose I/O ,网上能找到很多关于znyq gpio 的文章。 分类:EMIO 、MIO 、AXI_GPIO 硬件系统 MIO和EMIO是在zynq核中配置的,MIO是固定的,EMIO是可选的使用PL的引脚。 AXI_GPIO是在PL端使用的GPIO,挂在znyq
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摘要:Shared Peripheral Interrupts (SPI) SPI 可以接收来自PL的中断,这里使用PL模块 AXI Timer 的中断模式,并连接到CPU。 AXI TIMER 定时器,内部有两个完全相同的TIMER模块。 特性: 在手册里可以找到详细的参数和寄存器信息。 硬件系统 需要
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摘要:Interrupt zynq的中断。 The PS is based on ARM architecture, utilizing two Cortex-A9 processors(CPUs) and the GIC pl390 interrupt controller. Each CPU has
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摘要:DMA环路测试 vivadoblock zynq7 + dma +fifo sdk 中可以导入 demo demo 中 默认都是 一个字节8bit数据 的测试程序。 如果是其他长度的数据,不仅要修改数据长度 u16 *TxBufferPtr; u16 *RxBufferPtr; u16 Value;
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摘要:新一块板子 米尔科技的 z-turn 使用的PHY芯片是Micrel的 KSZ9031RNX 而不是zedboard上的Marvell的。 直接使用lwip的echo server demo时会报错 , 无法启动。 在网上找了很久终于找到几篇关于这个问题的文章。 修改PHY的驱动 xemacpsif
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摘要:环境:win7 、vivado 2017.4 、zedboard rev.d 首先建立工程。 1.Tools -> Create and Package New IP 2.Create AXI4 Peripheral -> Next IP的名字 位置 -> Next......Next-> Edit
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摘要:1.建立一个工程。 硬件设计 2.IP integrator -> create block desgin;Run Block Automation. 3.add IP -> AXI GPIO;ritht-click -> Costomize Blocking or double left-clic
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摘要:环境:vivado 217.4 开发板: zedboard ver.d xc7z020clg484-1 1.打开Vivado新建一个RTL工程。 2.add source->add/create design resouce->create ->finish 3.写入内容。 4.添加约束文件,分配引
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