随笔分类 - FPGA
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摘要：Reconfiguration and MultiBoot 流程图 两种方式启动MultiBoot： IPOROG 嵌入到bitstream中， 使用原语ICAPE2触发启动。 FALLBACK 在配置时，下面的错误将触发FALLBACK l IDCODE错误 l CRC错误 l 看门狗超时报错 l
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摘要：DDS原理 直接数字式频率合成器（Direct Digital Synthesizer） 频率计算公式 Fout = FW * Fclk / 2^N Fout 输出频率， Fw 频率控制字， N 位数 精度 Fclk / 2^N 设计思路 设置一个计数cnt作累加，Fw频率控制字，作为计数步长。 时
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摘要：二分频和三分频 二分频：将输入频率CLK分为原来的 1/2 。 实现：在每次CLK的上升沿或下降沿将输出翻转。 三分频： 1/3占空比。 实现：可使用上升沿或下降沿计数生成输出。需要一个两位计数器。 50%占空比。 实现：将上升沿生成的Q1和下降沿生成的Q2两个1/3占空比相或。 code: tes
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摘要：GPIO General Purpose I/O ，网上能找到很多关于znyq gpio 的文章。 分类：EMIO 、MIO 、AXI_GPIO 硬件系统 MIO和EMIO是在zynq核中配置的，MIO是固定的，EMIO是可选的使用PL的引脚。 AXI_GPIO是在PL端使用的GPIO，挂在znyq
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摘要：Shared Peripheral Interrupts (SPI) SPI 可以接收来自PL的中断，这里使用PL模块 AXI Timer 的中断模式，并连接到CPU。 AXI TIMER 定时器，内部有两个完全相同的TIMER模块。 特性： 在手册里可以找到详细的参数和寄存器信息。 硬件系统 需要
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摘要：Interrupt zynq的中断。 The PS is based on ARM architecture, utilizing two Cortex-A9 processors(CPUs) and the GIC pl390 interrupt controller. Each CPU has
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摘要：DMA环路测试 vivadoblock zynq7 + dma +fifo sdk 中可以导入 demo demo 中 默认都是 一个字节8bit数据 的测试程序。 如果是其他长度的数据，不仅要修改数据长度 u16 *TxBufferPtr; u16 *RxBufferPtr; u16 Value;
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摘要：新一块板子 米尔科技的 z-turn 使用的PHY芯片是Micrel的 KSZ9031RNX 而不是zedboard上的Marvell的。 直接使用lwip的echo server demo时会报错 ， 无法启动。 在网上找了很久终于找到几篇关于这个问题的文章。 修改PHY的驱动 xemacpsif
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摘要：之前都是用的一段式状态机，逻辑与输出混在一起，复杂点的就比较吃力了。 所以就开始着手三段式状态机。 组合逻辑与时序逻辑分开，这样就能简单许多了。 但是两者在思考方式上也有着很大的区别。 三段式，分作：状态寄存器，次态组合逻辑，输出逻辑。 以下今天写完的程序。 下面是改成三段式前的代码 参考 http
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摘要：FIFO，First In First Out ，是一种先进先出的数据缓存器。 没有外部读写地址线，只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成。 不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 FIFO一般用于不同时钟域之间的数据传输，根据工作的时钟域，
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摘要：在数字电路中经常有同步synchronism、异步asynchronism的概念。异步指输入信号和时钟无关；同步指输入信号和时钟信号有关，实际上就是输入信号和时钟信号进行了与运算或者与非运算。实际开发中，经常有同步清零、异步清零、同步复位、异步复位等概念，下面就给与相关代码演示。 简单的异步复位 简
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摘要：inout是一个双向端口，实现为使用三态门，第三态为高阻态‘z’。 在实际电路中高阻态意味着响应的管脚悬空、断开。 当三态门的控制信号为真时，三态门选通，作输出端口使用；控制信号为假时，三态门是高阻态，作输入端口用。 使用时，可用一下写法 模块代码 相连的两个inout端口由一对信号交叉控制：在内部
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摘要：有限状态机有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态，究竟转向哪一状态还是留在原状态不但取决于各个输入值，还取决于当前所在状态。（这里指的是米里Mealy型有限状态机，而莫尔
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摘要：1.数字逻辑电路的种类：1) 组合逻辑：输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。也就是说，当输入信号中的任何一个发生变化时，输出都有可能会根据其变化而变化，但与电路目前所处的状态没有任何关系。2) 时序逻辑：输出不只是当前输入的逻辑电平的函数，还与电路目前所处的状态
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摘要：0.前 抽象模型分级： • 系统级(system):用高级语言结构实现设计模块的外部性能的模型。• 算法级(algorithm):用高级语言结构实现设计算法的模型。• RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。• 门级(gate-l
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摘要：环境：win7 、vivado 2017.4 、zedboard rev.d 首先建立工程。 1.Tools -> Create and Package New IP 2.Create AXI4 Peripheral -> Next IP的名字 位置 -> Next......Next-> Edit
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摘要：1.建立一个工程。 硬件设计 2.IP integrator -> create block desgin;Run Block Automation. 3.add IP -> AXI GPIO;ritht-click -> Costomize Blocking or double left-clic
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摘要：环境：vivado 217.4 开发板： zedboard ver.d xc7z020clg484-1 1.打开Vivado新建一个RTL工程。 2.add source->add/create design resouce->create ->finish 3.写入内容。 4.添加约束文件，分配引
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摘要：1. ISE => new program => new source => embedded processor 2. XPS 2.1 create new xps program using BSB wizard => PLCsystem 2.1 base system builder => w
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浙公网安备 33010602011771号