文章分类 - FPGA入门
摘要：在之前的内容里，讲述了AXI和DDR3的基本知识，也做了一个用AXI IP核读写BRAM的测试实验。接下来，我们就将这些部分结合在一起，做一个用AXI IP核对DDR3进行读写测试的实验。因为DDR3的时序比较复杂，所以我们一般都会使用Xilinx官方提供的MIG IP核来控制DDR3，上一节简介了
阅读全文
摘要：在读写DDR3之前，需要了解DDR3的相关知识，而如果一开始就直接看DDR3的话，我们极有可能会感觉到一头雾水，不知道从哪下手，接下来，我们便从SDRAM一步步到DDR3，分步去学习相关的知识。 1 SDRAM简介 从某种意义上来讲，SDRAM是现在内存的最初代产品，现在的DDR4包括DDR5都起源
阅读全文
摘要：上篇文章主要讲了一些关于AXI的知识，有了这些理论，让我们进行一些简单的实验测试，加深对AXI协议的理解。本次实验使用的平台是VIVADO2019.1。 1. 首先创建一个工程，名称和路径自己决定。 2.然后按照图中所示，点击新建和打包一个新IP核。 3.点击NEXT 4.选择一个带AXI4接口的I
阅读全文
摘要：最近，因为需要，学习了AXI总线协议和DDR3相关的知识，花了很多的时间去找各种相关的资料，深刻明白查资料的不容易，这里将所学到的东西做一个总结，同时给需要的人提供一些便利，有问题的欢迎一起讨论学习、共同进步。 1 AXI总线 首先来说一下有关AXI总线的知识，刚开始听到AXI的时候，因为不太了解的
阅读全文
摘要：FPGA实现AXI4总线的读写_如何写axi4逻辑 一、AXI4 接口描述 通道信号源信号描述全局信号aclk主机全局时钟aresetn主机全局复位，低有效写通道地址与控制信号通道M_AXI_WR_awid[3:0]主机写地址ID，用来标志一组写信号M_AXI_WR_awaddr[31:0]主机写地
阅读全文
摘要：AXI4协议学习：架构、信号定义、工作时序和握手机制 UG1037 不是 _高级微控制器总线结构（advanced micro controller bus architecture，AMBA）ARM AXI4规范_的替代品，而是说明： 可用于创建基于AXI的IP的Xilinx工具。 被Xilinx
阅读全文
摘要：DDR3 MIG IP核解决方案 信号方向描述app_addr [ADDR_WIDTH - 1：0]输入该输入指示当前请求的地址。app_cmd [2：0]输入该输入选择当前请求的命令。app_en输入这是app_addr []，app_cmd [2：0]，app_sz和app_hi_pri输入的高
阅读全文
摘要：设计咨询MIG 7系列DDR3 / DDR2 – 使用XADC模块进行温度监控器校准，增加到v1.7中的所有DDR3 / DDR2设计（ISE 14.3 / Vivado 2012.3） 描述 从ISE 14.3 / Vivado 2012.3设计工具发布的MIG v1.7开始，DDR3，DDR3L
阅读全文
摘要：基于OmniArk芯神鼎硬件仿真系统和QEMU的混合验证平台 软件仿真(Simulation)，原型验证(Prototyping)，以及硬件仿真 (Emulation)，是当前主要的三种有效的验证方法，在芯片前端设计的功能性验证阶段起到了关键的作用。近年来，由于大数据处理和AI芯片设计规模的扩大，以
阅读全文
摘要：数字后端 EDA 软件分享 推荐这几家的EDA工具吧，虽说我也支持国产工具，但是我还是选择了这几家的工具 apache cadence mentor synopsys 下图我现在用的eda环境，利用网上的资源，自己独立在vmware上搭建好的EDA环境 除去pdk，eda工具的磁盘数据大小加起来快1
阅读全文
摘要：Xilinx FPGA模式配置 Xilinx UltraScale FPGA有7种配置模式，由模式输入引脚M[2:0]决定。七种模式如图1所示。 图1 7种配置模式 7种模式可分为3大类， 1、JTAG模式（可归为从模式）； 2、主模式； 3、从模式。 主模式分为Master Serial模式、Ma
阅读全文
摘要：Vivado 添加列表中不存在的 FLash 器件 以华邦 SPI FLASH W25Q128JVEIQ 为例进行说明。（其他 Flash 添加步骤一致） 1.本地 vivado 安装目录 D:\Softwares\xlinx_tools\Vivado\2020.2\data\xicom 下，找到
阅读全文
摘要：FPGA入门 —— AXI4 总线简介 AXI4 总线协议 AXI4，全称第四代高级可扩展接口（Advanced eXtensible Interface 4），是一种高性能、高带宽、低延迟的片上总线协议，可用于处理器与内存之间传递数据。 动态随机存储器（Dynamic Random Access
阅读全文
摘要：FPGA入门 —— DDR3(MIG IP 核) 入门 DDR3 基本内容简介 DDR 简介 DDR=Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Ac
阅读全文
摘要：FPGA 入门 —— RAM（ip 核与原语的使用） BRAM 简介 XILINX 系列的 FPGA ，如果想要做一个 RAM，有两种方式： 1、使用逻辑资源组成分布式 RAM，即 Distributed RAM 2、使用 XILINX 专用的 Block RAM，即 BRAM 前者是由 CLB 的
阅读全文
摘要：# 基于Cyclone V SoC利用HLS实现卷积手写体数字识别设计 本文是基于英特尔 Cyclone V SoC 开发板，利用 HLS 技术实现三层卷积两层池化两层全连接推理运算的手写体数字识别设计 硬件环境： Cyclone V SoC开发板 SD卡 电脑 软件环境： Windows 11 Q
阅读全文
摘要：# FPGA入门 —— FPGA UART 串口通信 ## 串口简介 UART 通用异步收发传输器（ Universal Asynchronous Receiver/Transmitter） ，通常称作 UART。 UART 是一种通用的数据通信协议，也是异步串行通信口（串口）的总称，它在发送数据时
阅读全文
摘要：# Quartus 入门 —— FPGA 超声波测距（HC-SR04） 这里我们跳过项目创建以及代码导入的过程，直接介绍项目核心内容的设计 ## 模块设计 根据波形本项目总共分为五个模块： - clk_div：计时模块：通过计时给出需要输出电平、数吗管段选位移或进行数据处理的信号 这里只需要设计 1
阅读全文
摘要：# FPGA入门 —— FPGA 超声波（HC-SR04）距离检测入门 关于超声波 HC-SR04 模块的具体信息请看前面这篇博客： [超声波 HC-SR04 模块入门](https://www.cnblogs.com/ppqppl/articles/17417380.html) 这篇文章仅介绍 H
阅读全文
摘要：FPGA 入门 —— HLS 本片文章主要介绍 Xilinx 的 HLS HLS 简介 Vivado HLS 是 Xilinx 公司 2010 年收购 AutoESL 以后重新打造的高层次综合工具，它可以让用户通过添加适当的 directives(制导语句) 和 constrains(约束), 将其
阅读全文
浙公网安备 33010602011771号