2023年6月12日
奇、偶、小数时钟分频_verilog
摘要： 时钟分频verilog 1、偶分频2、奇分频3、小数分频（拼接法） 1、偶分频 举例：将100MHz时钟信号4分频成25MHz。 创建一个计数值为0-3的循环计数器，时钟上升沿，当计数值小于2的时候置为高电平，大于等于2的时候置为低电平，即可得到一个4分频后、占空比为50%的时钟信号。 示意图 代码 阅读全文
posted @ 2023-06-12 17:42 Popeye-tt 阅读(113) 评论(0) 推荐(0)