随笔分类 -  FPGA学习

FPGA学习
sdk 转 vitis 异常处理
摘要：1. 烧写无法启动，报 done不拉高 2. c++报重复定义 经发现确实函数定义没有处理extern 另外烧写过程可能会报内存错误 这时候检查jtag模式 开关 另一类说法 vitis会读取一些变量 如果axi和ddr有一些问题一样会报错 阅读全文
posted @ 2024-08-25 19:27 避暑山庄 阅读(62) 评论(0) 推荐(0)
Line 167. parse error, unexpected IS, expecting SEMICOLON ISE14.7
摘要：synthesize-xst 右键进入选项 other xst command line options -use_new_parser YES 开启新特性 impact 只能在 gui和com中村子一种否则会出错 其他问题可以使用impact的help 阅读全文
posted @ 2022-07-23 10:53 避暑山庄 阅读(72) 评论(0) 推荐(0)
usb blaster 无法设别
摘要：任务管理器中关掉 usb blaster任务 阅读全文
posted @ 2021-11-05 12:06 避暑山庄 阅读(36) 评论(0) 推荐(0)
quartus 实践
摘要：目前最好的教程是正点原子，黑金等稍逊，其他品牌就是纯粹的verilog ，很少涉及强大的 platform 。 对于软核 一般两个总线，数据总线连接所有乱七八糟的外设接口，具体每个接口内部我看了，乱七八糟。但是他们就是能工作，机制不了解。ram和rom 要同时连接指令总线和数据总线（但是如果rom有 阅读全文
posted @ 2021-10-11 14:57 避暑山庄 阅读(346) 评论(0) 推荐(0)
fpga vhdl 基础知识 根据2-8原则，你只需要熟悉掌握2成基本操作就可以熟练地实现大部分基本功能
摘要：vhdl 稍微老久一些，用起来还可以，受c语言影响大，要加入头文件，声明函数 但又不太像c，不仅仅是并行不并行。存在周期比较长，像c一样 维护了很多的库文件。verilog 做的有点现代化语言便捷了一些，像python java， 用起来更像c语言。 vhdl常用知识 1.function 和 pr 阅读全文
posted @ 2021-09-20 19:41 避暑山庄 阅读(288) 评论(0) 推荐(0)
spatan6 ddr2
摘要：1.对于sparan6 ddr驱动 ,如果输出接到iobuf上，输入为三态ddr,t信号也需要ddr2一样的驱动。 对于无对齐模式，默认c0/c1上升沿读取数据，类似下降沿输出数据。 对于c0 ，明显是在c0上升沿同时加载数据，似乎是在下降沿输出数据。（两个相反的时钟） c1似乎是在下降沿加载数据， 阅读全文
posted @ 2021-09-10 10:46 避暑山庄 阅读(64) 评论(0) 推荐(0)
ise 界面参数
摘要：7.5 实现属性参数设置选项功能1）翻译属性（Translate Properties）：a、使用位置约束（Use LOC Constraints）：指定在输入网表或者UCF文件中是否使用位置约束，当设置为否时，NGDBuild忽略任何会导致错误的无效位 置信息， 在命令行中用-r选项运行NGDBu 阅读全文
posted @ 2021-09-07 16:26 避暑山庄 阅读(712) 评论(0) 推荐(0)
c语言编译器
摘要：本栏目将对应设计的cpu 开发一套简单的c语言编译器 阅读全文
posted @ 2021-08-04 11:10 避暑山庄 阅读(61) 评论(0) 推荐(0)
cpu设计实践1
摘要：本栏目将实现一个简单cpu的设计，使用xinlink spatan6平台 阅读全文
posted @ 2021-08-04 11:09 避暑山庄 阅读(59) 评论(0) 推荐(0)
comm tools
摘要：RTL:寄存器传输级别 LRM：语言参考手册 FSM：有限状态机 EDIF：电子数据交换格式 LSO：库搜索目录 XCF：XST 约束条件 1. par -ol. high 命令总是 '-'开头，参数紧跟其后 2.如果 一个命令被使用两次，请出现两次 3.参数顺序严格按照说明，不能乱序出现 4. 命 阅读全文
posted @ 2021-07-28 20:23 避暑山庄 阅读(114) 评论(0) 推荐(0)
hdmi 随笔
摘要：从图片来看，每张图片开始传输的是45像素的垂直同步， 1.控制数据贯穿所有时间，没个不是控制数据的传输都被控制数据包围。控制数据还要通过控制位指示，下一个数据是数据岛还是视频信号。 2.terc4 全称是 tdms误差减小编码（传输两种数据 1.4bit/per 数据岛2.12bits正经数据） 3 阅读全文
posted @ 2021-04-03 21:35 避暑山庄 阅读(160) 评论(0) 推荐(0)
verilog 之流水灯
摘要：1.黑金板 简易操作： 通过判断数值累加 个人观点：黑金代码质量有待提高，讲解不够详细 2.正点原子的 位置调换 3.传统位移 4. # 延迟的作用，单位是上面定义的 5. 6.对于 if else 如果有超过1条语句，请使用begin end。 7.对于管脚约束，一般来说寄存器可以直接对应引脚。 阅读全文
posted @ 2019-01-10 14:57 避暑山庄 阅读(1003) 评论(0) 推荐(0)
fpga xilink 电平
摘要： 阅读全文
posted @ 2019-01-09 16:56 避暑山庄 阅读(250) 评论(0) 推荐(0)
win10 下安装 ise14.7
摘要：https://blog.csdn.net/weixin_40858141/article/details/80380834 阅读全文
posted @ 2018-12-24 16:55 避暑山庄 阅读(290) 评论(0) 推荐(0)
xilink 烧写flash
摘要：no 右键 阅读全文
posted @ 2018-12-15 18:05 避暑山庄 阅读(376) 评论(0) 推荐(0)
xilink se14.7 win10闪退
摘要：http://www.cnblogs.com/polar-lights/ 阅读全文
posted @ 2018-12-15 17:49 避暑山庄 阅读(218) 评论(0) 推荐(0)