关于时序检查的系统任务

1. $skew是Verilog所提供的專門用來做timing check的system task，可以檢查兩個信號間最大的延遲，若兩個信號間的skew大於我們所指定的需求，將產生violation warning。比如下面的这个例子，表示從posedge wire_a到posedge wire_b間的skew limit為4 ns，若skew大於4 ns，將產生timing violation warning。此外，Verilog規定timing check類的system task，一定要放在specify block內。

specify
  $skew(posedge wire_a, posedge wire_b, 4); /* 3 is ok*/
endspecify

2. $width是Verilog所提供的專門用來做timing check的system task，可以檢查一個edge transition到另外一個相反的edge transition的時間長度是否符合規格需求，若pulse width小於我們所指定的需求，將產生violation warning。比如下面这个例子，表示從posedge wire_a開始檢察，若pulse width小於6，將產生timing violation warning。此外，Verilog規定timing check類的system task，一定要放在specify block內。

specify
  $width(posedge wire_a, 6); /* 8 is ok */
endspecify

3. $setup用来检查设计中时序元件的建立时间，是数据必须在有效时钟边沿之前到达的最小时间。

$setup (被检查的信号，用于检查的参考信号，需要的最小建立时间);

如果（T检－T被检查）<建立时间，则报告违反约束。如：

specify
2 $setup (data, posedge clk, 3);
endspecify

4. $hold，用来检查设计中时序元件的保持时间，是数据在有效时钟边沿之后保持不变的最小时间。

$hold (reference,data,limit);

若（Tdata-Tref）<limit，则报告违反约束。如：

specify
$hold (posedge clk, data, 5);
endspecify

 

ps：在nc-sim仿真的时候，记得关掉 notimingcheck 和 nospecify。开着的话是不会报出violation的