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摘要： [数字IC手撕verilog]脉冲同步、快到慢异步传输、开环闭环控制、握手反压 具体理论就不阐述了，只放代码和示意图建议直接看sunburst的cdc文章，不会出错 http://www.sunburst-design.com/papers/CummingsSNUG2008Boston_CDC.pd 阅读全文

摘要： [数字IC手撕verilog]时钟无毛刺切换 module clk_glitch_free ( input clk1, input clk2, input rst_n, input en, output clk_out ); reg clk1_q1, clk1_q2; reg clk2_q1, cl 阅读全文

摘要： [UVM实战review] sequence 启动sequence方式总结 default sequence 方式，不实例化 uvm_config_db#(uvm_obejct_wrapper)::set(this, "env.i_agt.sqr.main_phase", "default_sequ 阅读全文

摘要： 同步FIFO的两种实现方式 基于移位寄存器的同步FIFO `timescale 1ns/1ps module sync_fifo #( parameter DATA_WIDTH = 8, parameter FIFO_DEPTH = 8 ) ( input rst_n, input clk, inp 阅读全文

摘要： TLM复习 put等函数是在哪里实现的？ A_port被连接到B_export，而B_export被连接到B_imp。当写下 A.A_port.put（transaction）时，此时B.B_imp会通知B有transaction过来了，这个过程是如何进行的呢？可以简单理解成 A.A_port.pu 阅读全文

摘要： 计数器 环型计数器 环型计数器就是最简单的移位寄存器，对应N位环型计数器有N个状态。 反馈逻辑函数为： $$ D_0 = Q_{n-1} $$ verilog code module round_counter ( input clk, input rst_n, output reg [3:0] q 阅读全文