STA随笔

基本时序路径 FPGA中主要有四种时序路径：

• 内部寄存器之间的时序路径，reg2reg
• 输入引脚到内部寄存器的时序路径，pin2reg
• 内部寄存器到输出引脚的时序路径，reg2pin
• 输入引脚到输出引脚之间的时序路径，pin2pin 前三种是与内部寄存器相关的，也就是说需要关注数据信号和锁存时钟沿之间的setup和hold时间关系。

reg2reg的时序路径分析：

• data arrival path：数据在两个寄存器之间传输实际所需时间
• data required path：为了保证可靠的数据传输，数据在两个寄存器之间传输的理论所需时间（建立时间的最大值/保持时间的最小值）

对上面所述的路径进行细化：

• Tc2t：时钟源到源寄存器reg1的时钟网络延迟
• Tc2r：时钟源到目的寄存器reg2的时钟网络延迟
• Tco：数据被锁存后在寄存器内部经过的延迟
• Tr2r：数据从源寄存器到目的寄存器的路径延时
• Tsu：目的寄存器的建立时间
• Th：目的寄存器的保持时间

建立时间的余量（slack）：

setup time slcak = data required time - data arrival time
data required time = latch edge + Tc2r - Tsu
data arrival time = launch edge + Tc2t + Tco + Tr2r

保持时间的余量（slack）：

hold time slcak = data arrival time - data required time
data arrival time = launch edge + Tc2t + Tco + Tr2r
data required time = latch edge + Tc2r + Th

通常来说，考虑建立时间余量的时候，launch time比latch time早一个时钟周期；考虑保持时间余量的时候，launch time与latch time实际上是同一个时钟沿。