2016年11月4日
Verilog HDL的不同抽象级别1
摘要： 用门级结构描述D触发器，实例如下： 由已经设计好的模块构成更高一级的模块，用触发器组成代清零端的4位寄存器代码和实验结果如下： module flop(data,clock,clear,q,qb);input data,clock,clear;output q,qb; nand #10 nd1(a, 阅读全文
posted @ 2016-11-04 20:17 盘子哥2016 阅读(649) 评论(0) 推荐(0)