摘要： ①、#delay只要延时时间到来或结束，就继续执行后面的程序。②、@（var1,var2,...） //可以有多个敏感变量，电平或边沿begin expression1; expression2; .....endother_expression; //后续代码 只要var1,var2,...任何有个变量的电平发或边沿发生变化，就程序马上执行begin-end块里面的代码。若var1,var2,...没任何一个变量的值发生变化，则程序跳过begin-end块里面的代码，而执行other_expession代码，即执行后续程序,该语句可以综合。③、Wait(var)begin... 阅读全文

摘要： 我也是最才刚刚开始学习Vrilog HDL语言，有C语言基础，所以对于一些类似于C语言句法就没作深入理解，这导致写出来的程序问题随处可见，因此我也改变我的观点，得从新的角度去理解这种语言及新的特性。一开始逛各种论坛，收集相关资料，相当于入门扫盲。找了一此中文资料，个人觉得这些中文资料包括一些书籍真是漏洞百出，讲得太很浅，又不全面，当读者想深入理解一下某个关键点以及更多特点时，却没有了，好不让人舒服。所以给各位推荐几本老外的书本，绝对不错，毕竟这门语言是老外搞出来的，(不过要求读者英语水平得过关)。《The Verilog Golden Reference Guide》和《Practical.. 阅读全文