随笔分类 - Verilog

(轉貼) Bit Twiddling Hacks (SOC) (Verilog) (C)
摘要:無論寫RTL或者寫firmware,巧妙的Bit運算均非常有效率。轉貼一篇Standford大學Sean Eron Anderson所整理的一些Bit運算Hacks。 阅读全文

posted @ 2012-03-01 22:42 真 OO无双 阅读 (10415) | 评论 (1) 编辑

(筆記) always block內省略else所代表的電路 (SOC) (Verilog)
摘要:在Verilog中,always block可以用來代表Flip-Flop, Combination Logic與Latch,本文比較在不寫else下,always block所代表的電路。 阅读全文

posted @ 2012-01-29 18:45 真 OO无双 阅读 (11688) | 评论 (11) 编辑

(筆記) 常用設定暫存器值的編程技巧 (SOC) (C/C++) (C) (Verilog)
摘要:設定暫存器值是寫firmware時最常見的控制,本文歸納出C語言在寫firmware時常見的編程技巧,並與Verilog相互對照。 阅读全文

posted @ 2011-10-02 17:31 真 OO无双 阅读 (8808) | 评论 (0) 编辑

(筆記) $dispaly()、$strobe()、$monitor() 、$fwrite()與blocking / nonblocking的關係 (SOC) (Verilog) (Debussy) (Verdi)
摘要:除了看波型圖外,在寫Testbench時還可搭配Verilog本身所帶的一些函數做驗證,如$display()、$strobe()、$monitor()與$fwrite()等,這些函數在遇到blocking與nonblocking時,該如何使用才正確呢?他與Debussy / Verdi的nWave又有什麼關係呢? 阅读全文

posted @ 2011-06-25 22:07 真 OO无双 阅读 (29679) | 评论 (3) 编辑

(原創) 有限狀態機FSM coding style整理 (SOC) (Verilog)
摘要:FSM在數位電路中非常重要,藉由FSM,可以讓數位電路也能循序地執行起演算法。本文將詳細討論各種FSM coding style的優缺點,並歸納出推薦的coding style。 阅读全文

posted @ 2011-06-05 20:39 真 OO无双 阅读 (63349) | 评论 (5) 编辑

(筆記) 如何對一變數指定某一個bit的值? (SOC) (C/C++) (Verilog)
摘要:寫Firmware或HDL與寫AP其中一個差異就是,寫Firmware或HDL常常需要對bit去做控制,因為每一個bit都代表不同register的設定值,但是寫AP通常不會這樣去設計,所以如何對bit去處理,在寫Firmware與HDL非常基本也非常重要。 阅读全文

posted @ 2011-02-16 23:53 真 OO无双 阅读 (27709) | 评论 (0) 编辑

(筆記) 如何使用Debussy與ModelSim做Co-Simulation? (SOC) (Verilog) (VHDL) (Debussy) (ModelSim)
摘要:本文介紹如何使用Debussy與ModelSim做Co-Simulation,並使用Verilog、VHDL以及Verilog搭配VHDL交叉一起simulation。 阅读全文

posted @ 2011-02-05 17:18 真 OO无双 阅读 (15719) | 评论 (12) 编辑

(原創) 如何實現簡易的數位濾波器? (SOC) (Verilog)
摘要:本文使用D-FF製作一個簡單的濾波器,方便在FPGA使用,可以避掉因PCB板設計不良而產生的glitch。 阅读全文

posted @ 2011-01-29 22:01 真 OO无双 阅读 (15085) | 评论 (4) 编辑

(原創) 多工器MUX coding style整理 (SOC) (Verilog) (Quartus II)
摘要:本文整理出幾種常見的多工器Mux可合成的coding style,並深入探討其合成的結果。 阅读全文

posted @ 2010-09-05 10:07 真 OO无双 阅读 (42422) | 评论 (6) 编辑

(原創) DE2-70能玩些什麼? (SOC) (Verilog) (Quartus II) (SOPC Builder) (Nios II) (μC/OS-II) (DE2-70)
摘要:朋友看我花了快台幣三萬元買了買了DE2-70 + 500萬像素CMOS數位相機 + 4.3"LCD觸控式面板,問我買FPGA開發版能幹麻?還不如去買iPhone 4(雖然我也是有買iPhone 4),其實DE2-70比iPhone 4更好玩。 阅读全文

posted @ 2010-09-03 00:46 真 OO无双 阅读 (15063) | 评论 (20) 编辑

(原創) 深入探討blocking與nonblocking (SOC) (Verilog)
摘要:Verilog雖然是個語法簡單的語言,但是blocking與nonblocking卻是大家學習Verilog時永遠的痛,即時是很資深的IC Designer,也未必完全搞清楚兩者的差異,本文試著以simulator與synthesizer的角度去探討之。 阅读全文

posted @ 2010-07-30 22:14 真 OO无双 阅读 (45412) | 评论 (1) 编辑

(原創) 如何處理signed integer的加法運算與overflow? (SOC) (Verilog)
摘要:若要將原本用軟體實現的演算法用硬體電路實現,馬上會遇到2個很基本的問題:一個是如何處理負數?另一個是如何處理overflow?雖然很基本,但一旦有問題卻很難debug。 阅读全文

posted @ 2009-10-31 10:48 真 OO无双 阅读 (48590) | 评论 (6) 编辑

(原創) 如何將parallel轉成serial?如何將serial轉成parallel? (SOC) (Verilog)
摘要:很多介面都採用serial傳輸,如I2C、LVDS、mini-LVDS…等,在寫入時必須將parallel資料轉成serial,讀出時又得將serial轉成parallel,所以是個常用的電路,其原理就是使用shift register來達成,本文將一一討論parallel轉serial,serial轉parallel,也順便討論parallel轉parallel與serial轉serial。 阅读全文

posted @ 2009-10-24 20:26 真 OO无双 阅读 (18149) | 评论 (6) 编辑

(筆記) 如何使用$skew? (SOC) (Verilog)
摘要:$skew是Verilog所提供的專門用來做timing check的system task,可以檢查兩個信號間最大的延遲,若兩個信號間的skew大於我們所指定的需求,將產生violation warning。 阅读全文

posted @ 2009-07-16 00:29 真 OO无双 阅读 (3147) | 评论 (0) 编辑

(筆記) 如何使用$width? (SOC) (Verilog)
摘要:$width是Verilog所提供的專門用來做timing check的system task,可以檢查一個edge transition到另外一個相反的edge transition的時間長度是否符合規格需求,若pulse width小於我們所指定的需求,將產生violation warning。 阅读全文

posted @ 2009-07-15 23:31 真 OO无双 阅读 (6359) | 评论 (0) 编辑

(筆記) d-ff的幾種寫法 (SOC) (Verilog)
摘要:Verilog除了synthesizable RTL外,也提供non synthesizable的寫法,用來寫testbench。 阅读全文

posted @ 2009-07-12 17:10 真 OO无双 阅读 (6203) | 评论 (2) 编辑

(筆記) 如何將值delay n個clock? (SOC) (Verilog)
摘要:在實務上為了與其他信號同步,常會故意delay幾個clk,本文整理出幾種常見的coding style。 阅读全文

posted @ 2009-06-15 20:45 真 OO无双 阅读 (25583) | 评论 (13) 编辑

(筆記) 什麼是handle? (SOC) (Verilog) (Verilog PLI)
摘要:以前學Win32、MFC時,總是搞不清楚pointer、reference與handle的差異,Verilog PLI也有handle概念,在Verilog PLI Handbook 2nd P.60用了很簡單的一句話解釋了handle。 阅读全文

posted @ 2009-03-30 23:13 真 OO无双 阅读 (3758) | 评论 (7) 编辑

(原創) 如何使用C開發Verilog System Task/Function? (SOC) (Verilog) (Verilog PLI)
摘要:本文介紹使用C開發Verilog System task/function,以彌補Verilog功能的不足。 阅读全文

posted @ 2009-03-25 21:38 真 OO无双 阅读 (8025) | 评论 (6) 编辑

(筆記) 如何將memory轉成vector? (SOC) (Verilog)
摘要:本文使用Verilog 2005的新特性實現memory轉vector。 阅读全文

posted @ 2008-12-25 01:13 真 OO无双 阅读 (8847) | 评论 (5) 编辑

(筆記) Altera所提供的在線技術培訓 (SOC) (Quartus II) (Nios II) (SOPC Builder) (SignalTap II) (Verilog) (VHDL)
摘要:Quartus II是一個功能強大,但也非常複雜的軟體,初學者常常迷失在Quartus II眾多功能中,Altera提供了在線技術培訓視頻供初學者學習,重點是:『全中文』!! 阅读全文

posted @ 2008-12-19 01:05 真 OO无双 阅读 (11156) | 评论 (5) 编辑

(筆記) 如何避免Quartus II自動將未宣告的信號視為wire? (SOC) (Verilog) (Quartus II)
摘要:在Verilog 1995規定,對於沒宣告的信號會自動視為wire,這樣常常造成debug的困難,Verilog 2001另外定義了`default_nettype none,將不再自動產生wire,且目前Quartus II 8.1已經支援。 阅读全文

posted @ 2008-12-06 18:01 真 OO无双 阅读 (4307) | 评论 (6) 编辑

(原創) 如何產生VGA的Color Pattern Generator? (SOC) (Verilog) (DE2) (DE2-70)
摘要:本文使用Verilog在VGA產生Color Pattern Generator。 阅读全文

posted @ 2008-11-16 15:36 真 OO无双 阅读 (16124) | 评论 (22) 编辑

(原創) Verilog入門書推薦3:基于Verilog HDL的數字系統應用設計 (SOC) (Verilog)
摘要:這也是一本我非常喜歡的Verilog薄書,在此跟大家分享。 阅读全文

posted @ 2008-11-01 08:35 真 OO无双 阅读 (10946) | 评论 (13) 编辑

(原創) 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (SignalTap II)
摘要:撰寫Verilog時,雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過,但真的將每個module合併時,一些不可預期的『run-time』問題可能才一一浮現,這時得靠SignalTap II來幫忙debug。 阅读全文

posted @ 2008-10-17 19:24 真 OO无双 阅读 (13287) | 评论 (4) 编辑

(原創) 如何將DE2_70_TV範例加上Sobel Edge Detector? (SOC) (Verilog) (Image Processing) (DE2-70)
摘要:本文將DE2-70平台的DE2_70_TV的範例加上Sobel Edge Detector。 阅读全文

posted @ 2008-10-16 23:15 真 OO无双 阅读 (9896) | 评论 (45) 编辑

(原創) 如何計算浮點數? (SOC) (Verilog)
摘要:演算法常常會遇到浮點數運算,如何計算浮點數是Verilog初學者常問的問題。 阅读全文

posted @ 2008-10-11 22:22 真 OO无双 阅读 (20808) | 评论 (45) 编辑

(原創) 如何設計乘加電路? (SOC) (Verilog) (MegaCore)
摘要:z = a*b + c*d;一個很簡單的運算,該如何使用數位電路實現呢? 阅读全文

posted @ 2008-10-11 13:51 真 OO无双 阅读 (19527) | 评论 (2) 编辑

(原創) 如何設計2數相加的電路? (SOC) (Verilog)
摘要:y = a + b;一個很簡單的運算,該如何使用數位電路實現呢? 阅读全文

posted @ 2008-10-04 08:52 真 OO无双 阅读 (8632) | 评论 (7) 编辑

(原創) 如何實現Real Time對Binary Image做Erosion? (SOC) (Verilog) (Image Processing) (DE2-70) (TRDB-D5M) (TRDB-LTM)
摘要:本文使用Verilog在DE2-70對Binary Image做Erosion處理。並將使用Sobel Edge Detector產生的edge做Erosion處理做比較。 阅读全文

posted @ 2008-09-29 21:01 真 OO无双 阅读 (4818) | 评论 (5) 编辑

(原創) 如何實現Real Time對Binary Image做Dilation? (SOC) (Verilog) (Image Processing) (DE2-70) (TRDB-D5M) (TRDB-LTM)
摘要:本文使用Verilog在DE2-70對Binary Image做Dilation處理。並使用Sobel Edge Detector產生的edge做Dilation處理做比較。 阅读全文

posted @ 2008-09-29 17:21 真 OO无双 阅读 (11055) | 评论 (13) 编辑

(原創) 如何實現Real Time的Binary Image? (SOC) (Verilog) (Image Processing) (DE2-70) (TRDB-D5M) (TRDB-LTM)
摘要:本文使用Verilog在DE2-70實現real time的binary image,這是很多電腦視覺演算法的基礎。 阅读全文

posted @ 2008-09-20 19:12 真 OO无双 阅读 (8012) | 评论 (6) 编辑

(原創) 如何實現Real Time的Sobel Edge Detector? (SOC) (Verilog) (Image Processing) (DE2) (TRDB-DC2)
摘要:之前討論過使用Verilog實現Sobel Edge Detector的原理與方式,用的是DE2-70平台,這次討論如何在DE2平台實現。 阅读全文

posted @ 2008-08-30 13:57 真 OO无双 阅读 (9930) | 评论 (28) 编辑

(原創) 如何實現Real Time的Sobel Edge Detector? (SOC) (Verilog) (Image Processing) (DE2-70) (TRDB-D5M) (TRDB-LTM)
摘要:本文使用Verilog在DE2-70實現Sobel Edge Detector,並深入探討Line Buffer在Video Processing上的應用。 阅读全文

posted @ 2008-08-25 12:30 真 OO无双 阅读 (37816) | 评论 (56) 编辑

(筆記) 如何設計邊緣檢測電路? (SOC) (Verilog)
摘要:邊緣檢測電路(edge detection circuit)是個常見的基本電路。 阅读全文

posted @ 2008-08-11 17:45 真 OO无双 阅读 (14361) | 评论 (8) 编辑

(筆記) 如何設計8位元暫存器? (SOC) (Verilog)
摘要:暫存器,聽起來好像很高深的東西,其實只要多個D-FF,就可以組成暫存器了。 阅读全文

posted @ 2008-08-11 16:08 真 OO无双 阅读 (5979) | 评论 (1) 编辑

(原創) Verilog入門書推薦2:數位系統實習 Quartus II (SOC) (Verilog)
摘要:之前曾經推薦過一本Verilog的薄書,這次再推薦一本適合FPGA與Quartus II的Verilog入門書籍。 阅读全文

posted @ 2008-08-11 10:34 真 OO无双 阅读 (8377) | 评论 (8) 编辑

(筆記) 如何設計D Latch與D Flip-Flop? (SOC) (Verilog)
摘要:記憶元件的基礎:D Latch與D Flip-Flop。 阅读全文

posted @ 2008-08-09 17:31 真 OO无双 阅读 (24822) | 评论 (1) 编辑

(原創) 如何設計電子鐘(II)? (SOC) (Verilog) (MegaCore) (DE2)
摘要:之前曾完全使用Verilog的RTL撰寫一個電子鐘,這次功能一樣,但使用Altera所提供的Mega function:lpm_counter()與lpm_ff()來實現。 阅读全文

posted @ 2008-07-31 22:19 真 OO无双 阅读 (6850) | 评论 (0) 编辑

(原創) 如何設計除頻器? (SOC) (Verilog) (MegaCore)
摘要:循序電路第一個應用是拿來做計數器,有了計數器的基礎後,就可以拿計數器來設計除頻器。 阅读全文

posted @ 2008-07-31 09:51 真 OO无双 阅读 (77614) | 评论 (15) 编辑

(原創) 如何設計電子鐘(I)? (SOC) (Verilog) (DE2)
摘要:學會計數器與除頻電路後,就能以這兩個電路為基礎,設計一個電子鐘,並可自行調整目前時間。 阅读全文

posted @ 2008-07-27 17:50 真 OO无双 阅读 (18128) | 评论 (3) 编辑

(原創) 如何以10進位顯示8位數的七段顯示器? (SOC) (Verilog) (DE2)
摘要:七段顯示器在DE2可當成Verilog的console,做為16進位的輸出結果。 阅读全文

posted @ 2008-07-20 10:47 真 OO无双 阅读 (6679) | 评论 (7) 编辑

(原創) 博客園正式支援Verilog語法著色功能 (SOC) (Verilog)
摘要:以前在貼Verilog代碼時,都只能挑C++或者C#的語法著色,但兩者的keyword畢竟不太一樣, 透過dudu的幫助,我將Verilog 2001的keyword加上了,現在博客園也能漂亮的顯示Verilog代碼了!! 阅读全文

posted @ 2008-07-19 16:44 真 OO无双 阅读 (1501) | 评论 (3) 编辑

(原創) 哪一個計數器才會出現9呢? (SOC) (Verilog)
摘要:一個很簡單的題目,考驗你的觀念清不清楚... 阅读全文

posted @ 2008-07-18 20:53 真 OO无双 阅读 (4626) | 评论 (3) 编辑

(筆記) 更快更好的判斷奇數偶數的小技巧 (C/C++) (C) (SOC) (Verilog)
摘要:要判斷奇數偶數,我們都會想用%,最近在Verilog發現一個小技巧... 阅读全文

posted @ 2008-07-17 15:55 真 OO无双 阅读 (8459) | 评论 (9) 编辑

(筆記) 如何設計計數器? (SOC) (Verilog) (MegaCore)
摘要:計數器是循序電路最基本的應用,將來可以用此設計除頻器。 阅读全文

posted @ 2008-07-13 23:33 真 OO无双 阅读 (27361) | 评论 (3) 编辑

(筆記) 如何設計一個簡單的ALU電路? (SOC) (Verilog) (MegaCore)
摘要:以always與case多工器設計一個簡單的ALU電路。 阅读全文

posted @ 2008-07-12 23:08 真 OO无双 阅读 (10585) | 评论 (1) 编辑

(原創) Verilog testbench建議的coding style (SOC) (Verilog)
摘要:撰寫testbench所歸納的心得。 阅读全文

posted @ 2008-07-12 21:36 真 OO无双 阅读 (5600) | 评论 (0) 编辑

(筆記) Verilog module建議的coding style (SOC) (Verilog)
摘要:module內有很多東西,什麼該寫在前面?什麼該寫在後面呢? 阅读全文

posted @ 2008-07-12 15:47 真 OO无双 阅读 (8909) | 评论 (0) 编辑

(筆記) 如何設計4位元的加法器? (SOC) (Verilog) (MegaCore)
摘要:基本的4位元加法器,使用Verilog與megafuction實現。 阅读全文

posted @ 2008-07-11 21:30 真 OO无双 阅读 (16849) | 评论 (3) 编辑

(筆記) initial的幾個特色 (SOC) (Verilog)
摘要:雖然說RTL不會用到initial,但寫testbench時一定會用到initial。 阅读全文

posted @ 2008-07-10 23:46 真 OO无双 阅读 (4946) | 评论 (0) 编辑

(筆記) 如何設計5位元的8對1多工器? (SOC) (Verilog) (MegaCore)
摘要:基本的8對1多工器,使用Verilog與megafunction實現。 阅读全文

posted @ 2008-07-10 22:31 真 OO无双 阅读 (4140) | 评论 (1) 编辑

(原創) 如何使用參數式模組? (SOC) (Verilog) (C/C++) (template)
摘要:Verilog一向不在語法上耍花槍,參數式模組的寫法,算是Verilog最奇特的寫法,在C與C++也沒有。 阅读全文

posted @ 2008-07-09 22:50 真 OO无双 阅读 (34703) | 评论 (1) 编辑

(原創) vector的part select寫法 (SOC) (Verilog)
摘要:vector型態可作bit select與part select,但part select有一種較為罕見的寫法。 阅读全文

posted @ 2008-07-07 16:33 真 OO无双 阅读 (4708) | 评论 (0) 编辑

(筆記) Continuous Assignment的幾個特色 (SOC) (Verilog)
摘要:continuous assignment用來描述組合邏輯,有幾個思維和C語言不太一樣。 阅读全文

posted @ 2008-07-07 15:47 真 OO无双 阅读 (3154) | 评论 (0) 编辑

(筆記) 如何使用blocking與nonblocking assignment? (SOC) (Verilog)
摘要:blocking與nonblocking是學習Verilog一個重要的關卡,若能掌握這四個原則,基本上就不會用錯。 阅读全文

posted @ 2008-07-05 11:48 真 OO无双 阅读 (25197) | 评论 (0) 编辑

(筆記) 如何使UltraEdit支援Verilog語法顯示? (SOC) (Verilog) (UltraEdit)
摘要:UltraEdit預設沒有支援Verilog語言,該如何讓UltraEdit顯示出Verilog的語法關鍵字呢? 阅读全文

posted @ 2008-07-01 15:06 真 OO无双 阅读 (8239) | 评论 (8) 编辑

(原創) 由C語言學習Verilog的思維轉換 (C/C++) (C) (IC Design) (Verilog)
摘要:Verilog由於在語法上向C靠攏,若熟悉C語言,學Verilog倍感親切,但也由於語法類似,若把Verilog當成C語言來思考,怎很難抓到硬體的精神。 阅读全文

posted @ 2008-06-17 21:04 真 OO无双 阅读 (11186) | 评论 (4) 编辑

(原創) 如何使用integer型別? (IC Design) (Verilog)
摘要:在C/C++或任何程式語言,integer是最常用的型別之一,但在Verilog大部分用的都是wire和reg,很少用到integer,該如何正確地使用integer呢? 阅读全文

posted @ 2008-05-27 16:00 真 OO无双 阅读 (19440) | 评论 (3) 编辑

(原創) 如何以16進位顯示8位數的七段顯示器? (SOC) (Verilog) (DE2)
摘要:七段顯示器在DE2可當成Verilog的console,做為16進位的輸出結果。 阅读全文

posted @ 2008-04-16 01:08 真 OO无双 阅读 (7358) | 评论 (8) 编辑

(原創) 如何使用SignalTap II觀察reg值? (IC Design) (Quartus II) (SignalTap II) (Verilog)
摘要:Quartus II內的SignalTap II是debug Verilog很好的工具,不過似乎有時無法顯示reg的值,我發現一個小技巧可解決這個問題。 阅读全文

posted @ 2008-03-14 22:26 真 OO无双 阅读 (9762) | 评论 (23) 编辑

(原創) 如何用管線(Pipeline)實作無號數乘加運算? (IC Design) (Verilog)
摘要:之前使用過組合電路實現無號數與有號數的乘加運算,本文我們使用循序電路配合管線(Pipeline)實作無號數的乘加運算。 阅读全文

posted @ 2008-02-12 16:15 真 OO无双 阅读 (9917) | 评论 (2) 编辑

(原創) 如何讀取/寫入文字檔? (IC Design) (Verilog)
摘要:Verilog雖然為硬體描述語言,亦提供讀取/寫入文字檔的功能。 阅读全文

posted @ 2008-02-11 10:32 真 OO无双 阅读 (38723) | 评论 (5) 编辑

(原創) 如何產生50MHz的時脈? (IC Design) (Verilog)
摘要:DE2預設為50MHz,在寫Testbench時,該如何產生50MHz的時脈(clock)呢? 阅读全文

posted @ 2008-02-10 22:07 真 OO无双 阅读 (6906) | 评论 (0) 编辑

(原創) Verilog入門書籍推薦:Verilog數位電路設計範例寶典(基礎篇) (IC Design) (Verilog)
摘要:很多讀者要我推薦Verilog入門書籍,這一本薄書是我最喜歡的。 阅读全文

posted @ 2008-02-08 16:00 真 OO无双 阅读 (13065) | 评论 (6) 编辑

(原創) 給對電機領域有興趣的學弟學妹建議 (IC Design) (C/C++) (C) (Verilog)
摘要:假如能重新來過讀大一,你會怎麼讀呢?以下是我對學弟學妹的建議。 阅读全文

posted @ 2008-01-14 20:50 真 OO无双 阅读 (12231) | 评论 (20) 编辑

(原創) 無號數及有號數的乘加運算電路設計 (IC Design) (Verilog) (OS) (Linux)
摘要:有號數(signed operation)由於需要2's complement,所以乘加運算方式和無號數(unsigned operation)不同,該如何實現這兩種運算呢? 阅读全文

posted @ 2007-11-25 01:43 真 OO无双 阅读 (26961) | 评论 (1) 编辑

(原創) wire與reg的差異? (初級) (IC Design) (Verilog)
摘要:Verilog初學者最常見的問題:『什麼時候該用wire?什麼時候又該用reg?』 阅读全文

posted @ 2007-10-10 10:51 真 OO无双 阅读 (32900) | 评论 (4) 编辑

(轉貼) Verilog与C++的类比 (IC Design) (Verilog) (C/C++)
摘要:轉貼自陳碩 的Verilog与C++的类比 1. Verilog中的module对应C++中的class。它们都可以实例化。例如可以写一个FullAdder module,表示全加器这种器件。 module FullAdder(a, b, cin, sum, cout); input a, b, cin; output sum, cout; assign {cout, sum}... 阅读全文

posted @ 2007-09-09 23:15 真 OO无双 阅读 (3569) | 评论 (0) 编辑

(原創) 用HDL設計硬體有什麼優點? (IC Design) (Verilog)
摘要:C比HDL早出來,十年前HDL的出現,是硬體設計的一大進步。 阅读全文

posted @ 2007-03-04 19:45 真 OO无双 阅读 (2691) | 评论 (1) 编辑

(原創) HDL只是代表一個model (IC Design) (Verilog)
摘要:很多人用C/C++的方式去寫HDL,但HDL只是一種硬體『描述』語言而已。 阅读全文

posted @ 2007-03-03 10:03 真 OO无双 阅读 (2707) | 评论 (0) 编辑

(原創) 硬體思維和軟體思維的差異 (IC Design) (Verilog)
摘要:今天上>第一堂課(其實我在大學部就修過了,現在是去重新旁聽),老師一直強調:『硬體重視的是速度和成本』,這和軟體思維差異頗大,也使我想用OO來設計硬體的理想更添加變數。 阅读全文

posted @ 2007-03-03 09:45 真 OO无双 阅读 (3398) | 评论 (0) 编辑

(原創) 硬體是如何加速軟體呢? (IC Design) (Verilog)
摘要:我們常說利用硬體來加速軟體,到底硬體是如何加速的呢? 阅读全文

posted @ 2006-12-08 15:51 真 OO无双 阅读 (3977) | 评论 (0) 编辑

(原創) 物件導向技術不只用在軟體開發而已,一樣也適用在系統晶片開發 (IC Design) (Verilog) (OO)
摘要:以前一直以為物件導向技術只用在純粹的軟體開發而已,但當我大三修硬體描述語言Verilog,大四修SoC概論時,直覺告訴我『物件導向』及『軟體工程』等技術應該可以用在SoC開發上,但我並不是很確定將這種軟體的技術用在硬體是否恰當。 阅读全文

posted @ 2006-09-27 00:38 真 OO无双 阅读 (2728) | 评论 (0) 编辑

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