(原創) Verilog testbench建議的coding style (SOC) (Verilog)
Abstract
我撰寫testbench所歸納的心得。
Introduction
以下是建議的coding style
module 模組名稱;
將input宣告為reg
將output宣告為wire
引用欲測試的module別名
initial begin
//設定reg初始值
end
always處理變化值
endmodule
將input宣告為reg
將output宣告為wire
引用欲測試的module別名
initial begin
//設定reg初始值
end
always處理變化值
endmodule